基于電荷泵技術的Si-SiO2界面電荷分布特性研究.pdf

1、隨著CMOS工藝的發(fā)展，柵介質層的厚度不斷減薄，導致柵的泄漏電流不斷增大，這使得傳統(tǒng)測量界面態(tài)的C-V法受限，不適用于研究短溝道器件的熱載流子注入效應。本文主要目的是基于電荷泵技術研究深亞微米器件的熱載流子效應對Si-SiO2界面電荷分布特性的影響。采用0.35μm和0.18μm CMOS工藝制造的器件，深入探討器件尺寸縮小對器件熱載流子效應的影響。
　　 本文深入研究了電荷泵技術在CMOS器件可靠性測量中的作用。結果表明脈沖頻

2、率和幅值、占空比和源漏反偏壓大小都會影響到電荷泵技術的測量可靠性，為了得到正確的測量結果，需要綜合選擇測量頻率、源漏反偏壓、幅值和占空比。引入電子和空穴發(fā)射理論對實驗中出現(xiàn)背離普遍的電荷泵曲線做深入分析。提出對超薄深亞微米器件，由于柵的泄漏電非常大，需要采用高低頻電荷泵測量方法，扣除漏電流的影響。經(jīng)實驗得到，脈沖高低頻率分別為8MHz和500kHz最優(yōu)。這些結論為更加準確地分析MOS器件的CP測試結果提供了指導意義，也為研究CMOS器件

3、的HCI效應和NBTI效應提供了參考方法。
　　 在最壞應力條件下，0.18μm CMOS工藝器件出現(xiàn)新的退化現(xiàn)象。研究發(fā)現(xiàn)傳統(tǒng)Vd=0.1V條件下線性區(qū)漏極電流退化為最嚴重情況已經(jīng)不適用于采用先進工藝制造的器件。研究發(fā)現(xiàn)，漏極電流的退化為漏極電壓的函數(shù)，Vd的增大導致禁帶中界面態(tài)和溝道反型層電荷密度的減少，在這兩種機制相互競爭下，漏極電流退化最大值對應的漏極電壓大于0.1V。研究表明，在最大襯底電流條件下，界面陷阱的產(chǎn)生是導致

4、器件電參數(shù)退化的主要原因，最大線性跨導的退化為最快。對于0.18μm NMOSFET，界面態(tài)的產(chǎn)生在2000s之后有趨于飽和趨勢。隨著溝道寬度的縮小或者溝道長度的縮小，界面態(tài)的產(chǎn)生增大，導致器件退化更為嚴重。器件各電參數(shù)的退化與時間和界面態(tài)的產(chǎn)生都呈現(xiàn)冪指數(shù)關系。隨著器件尺寸的縮小，熱載流子注入效應造成的損傷區(qū)占總溝道長度的比率增大，這種趨勢導致最大線性區(qū)跨導隨著器件尺寸的縮小退化越來越嚴重。
　　 基于二維模擬軟件模擬深亞微米