集成電路ESD失效機理和ESD防護電路研究.pdf_第1頁
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文檔簡介

1、隨著集成電路的發(fā)展，芯片采用先進的工藝，性能越來越好。然而這些先進的工藝對芯片的靜電放電（ESD）的承受能力削弱，同時人們對于芯片 ESD的防護要求不但沒有降低，反而越來越高，這使得ESD防護電路更加不容易設計。國內ESD防護的研究相對落后于國際先進水平，特別是國產的集成電路芯片，ESD已經使芯片的成品率和可靠性大大降低，因此對芯片ESD的研究意義非常重大。
　　本文針對國產JSR26C32X-S型抗輻射四路差分接收器芯片，通過對

2、芯片的測試和失效分析對其進行ESD評估。主要研究內容包括對JSR26C32X-S型芯片進行三種靜電放電模型（HBM、MM和CDM）的測試，然后對其ESD失效機理分析，并對三種放電模型下抗ESD性能差異對比和改進設計。
　　首先設計三種放電模型的測試方案，并測得JSR26C32X-S型芯片在人體模型（HBM）靜電放電測試下的失效閾值為5000V，在機器模型（MM）靜電放電測試下的失效閾值為200V，在器件充電模型（CDM）靜電放電測

3、試下的失效閾值為3000V。對三種失效進行了對比，并進行失效原因分析，發(fā)現HBM和MM模型下芯片的差分輸入管腳最容易失效，失效的具體原因是連接ESD防護二極管的多晶硅互連線被擊穿。為了提高該款芯片對HBM和MM靜電放電的承受能力，對芯片差分輸入管腳的ESD防護提出改進的保護電路（使用更高效的GGNMOS或SCR防護結構）及改進措施。從測試結果還可以發(fā)現JSR26C32X-S型芯片的CDM靜電放電防護能力非常高，分析其原因，發(fā)現是輸出緩沖

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