基于FPGA的網絡加密卡研究與設計.pdf_第1頁
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文檔簡介

1、隨著計算機技術，尤其是網絡技術的飛速發(fā)展，在極大的方便了我們工作和學習的同時，也因安全漏洞和黑客的入侵帶來了很多的安全難題。密碼技術作為保證信息安全的重要手段，是信息安全的核心。在眾多的密碼算法中，AES（Advanced Encryption Standard）算法由于具有良好的密碼特性和實現上的低成本，已成為信息安全中多種技術實現的核心體制。
　　論文針對網絡監(jiān)聽問題，提出采用硬件加密卡代替?zhèn)鹘y(tǒng)的軟件加密方式，解決數據傳輸安全

2、問題。詳細的論述了AES算法的實現原理和加解密結構，利用Verilog語言，在FPGA（Field Programmable Gate Array）中實現AES算法。給出了針對算法結構和FPGA特點的改進方法，將行變換與字節(jié)替換合并實現模塊優(yōu)化、優(yōu)化列混合和逆列混合運算解決加密解密耗時不對等問題，采用了兩種結構方式設計加密算法：其中以速度為目標設計的完全流水線結構結合內流水線結構的解密模塊吞吐率可達43.382Gbps，以最小面積為設計

3、目標的循環(huán)流水線結構結合內部流水線結構的加密模塊，slice資源僅用369個。在基于上述兩種設計方式的基礎上，論文還提出了一種可根據實際工程需要在面積和速度上折衷的改進方案。
　　在完成加密卡設計的基礎上，論文搭建了基于 FPGA的網絡加密卡設計研究的硬件平臺。在學習研究了密碼學、網絡傳輸協(xié)議、數據傳輸原理、高速數據傳輸接口等基礎上，論文提出了在不改變現有網絡協(xié)議和數據傳輸鏈路情況下，能有效防止網絡監(jiān)聽的網絡加密卡原型設計方案，以

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