基于SPECMAN_E的DMC功能驗證.pdf

1、在SOC的設計中，數(shù)字邏輯電路的規(guī)模越來越大，現(xiàn)在平均門數(shù)已經在百萬門以上，在如此大規(guī)模電路的設計中功能驗證已經成為IC設計的一個瓶頸，所以設計團隊不得不用50％～70％的時間去進行功能驗證，如此多的時間已經超過了進行新代碼開發(fā)的時間。而且隨著規(guī)模的越來越大，其驗證的難度也會成指數(shù)增長，如果規(guī)模增加一倍，那么驗證的難度就會是原難度的四倍。盡管耗去大量的時間和人力，仍然會有一些邊緣情況沒有覆蓋到，這樣就導致了芯片流片的不成功。于是業(yè)界提出

2、了受限隨機矢量生成驗證方法學，即在滿足條件約束的情況下隨機產生驗證矢量。本文通過對DMC在SPECMAN-E的環(huán)境下的驗證的介紹，對受限隨機矢量驗證方法學進行了探索。 在本文中描述了使用E語言結合Verilog語言驗證的整個過程，首先根據(jù)DUT的規(guī)范制定出驗證計劃和驗證覆蓋率的目標，畫出驗證環(huán)境結構圖，接著使用E語言和Verilog語言對驗證環(huán)境進行編程，產生激勵和約束條件。最后對發(fā)現(xiàn)的錯誤進行糾錯，同時對功能覆蓋率和代碼覆蓋率