16比特1MHz信號帶寬Sigma-Delta調(diào)制器的設計與實現(xiàn).pdf

1、現(xiàn)代CMOS工藝的發(fā)展，使電子系統(tǒng)的功能越來越復雜，性能越來越高，相應地對模擬信號與數(shù)字信號的接口A/D、D/A轉換器的要求也不斷提高?；谶^采樣的Sigma-Delta模數(shù)轉換器以犧牲速度換取精度，因此長久以來Sigma-Delta模數(shù)轉換器一直是低速高精度的。但這種局面已經(jīng)改變，一方面由于現(xiàn)代CMOS工藝的進步使系統(tǒng)工作時鐘頻率不斷提高，另一方面受到現(xiàn)代通信系統(tǒng)巨大需求的刺激，現(xiàn)在Sigrna-Delta模數(shù)轉換器早已突破了1MHz

2、的帶寬限制，并持續(xù)往高速應用領域發(fā)展。 本文設計和實現(xiàn)了一個16比特1MHz信號帶寬的Sigma-Delta調(diào)制器，它應用于自適應校準流水線模數(shù)器中，為高速低精度的流水線模數(shù)轉換器提供一個基準的參考值來校準流水線模數(shù)轉換器的誤差。由于本Sigma-Delta調(diào)制器的信號帶寬較大，其亦可以應用于高速高精度通信領域，如3G無線通信或者xDSL有線通信的接受端。 為了減少設計的復雜度，調(diào)制器采用全差分開關電容電路實現(xiàn)。為了實現(xiàn)

3、16比特的精度和1MHz的帶寬，選取工作時鐘頻率為128MHz，第一級積分器采樣電容6pF，過采樣率為64，調(diào)制器結構為單環(huán)5階單比特量化。在系統(tǒng)設計方面，選用前饋結構，它有助于實現(xiàn)調(diào)制器的穩(wěn)定和降低第一級積分器的線性設計要求；同時通過系數(shù)調(diào)整把第一級積分器的擺幅降下來，有利于低電壓運放的設計。在電路設計方面，大的負載電容、高的時鐘頻率和高的線性度要求是電路設計的難點。為了達到高的線性度，采樣開關使用柵壓自舉開關實現(xiàn)，并且使用增益自舉來

4、提高運放的線性度。為了盡量節(jié)省功耗，第一級運放使用Telescopic結構來實現(xiàn)，同時它具有良好的單極點特性，可以獲得較高的單位增益帶寬。 調(diào)制器采用中芯國際(SMIC)0.18um單層多晶、6層金屬的CMOS混合工藝上實現(xiàn)，核心面積(不包括PAD)為0.8×0.8mm<'2>；在1.8V的電源電壓下，實測最大信噪比為90dB。其核心電路消耗了41.22mW的功耗。 此外，本文還總結出基于濾波器綜合的高階Sigma-De

5、lta調(diào)制器的系統(tǒng)設計流程。第四章對電路的非理想因素進行了詳細的分析，提出系數(shù)誤差和電路噪聲的區(qū)別，把運放的非理想建立誤差歸結為傳遞函數(shù)誤差而不是電路噪聲，并給出模型來評估所需要的增益和帶寬。指出Sigrna-Delta調(diào)制器中非線性會帶來較嚴重的性能下降，并指出三個重要的非線性來源：采樣過程的非線性、運放增益變化引起的非線性，有限Slew Rate帶來的非線性。分析采用理論分析和模型仿真相結合的方法，既指出它們的來源和影響，同時把它們