基于UVM的電流監(jiān)控驗(yàn)證平臺設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路設(shè)計(jì)規(guī)模與功能復(fù)雜度不斷提高，造成驗(yàn)證工作復(fù)雜度大幅度提升，驗(yàn)證周期延長到整個芯片開發(fā)周期70％的時(shí)間，導(dǎo)致驗(yàn)證工作成為集成電路設(shè)計(jì)的主要瓶頸。因此如何提高驗(yàn)證效率，從而減少驗(yàn)證耗時(shí)縮短產(chǎn)品設(shè)計(jì)周期成為目前數(shù)字IC芯片設(shè)計(jì)最棘手的問題。而抽象層次高、可重用性強(qiáng)、自動化檢測程度高的驗(yàn)證系統(tǒng)創(chuàng)建將成為提高驗(yàn)證效率的重要途徑。
　　本文通過與傳統(tǒng)驗(yàn)證技術(shù)進(jìn)行對比得出層次化驗(yàn)證方法的優(yōu)勢所在，并在此基礎(chǔ)上詳細(xì)對多種新型層次化驗(yàn)

2、證方法進(jìn)行利弊分析，引出集所有驗(yàn)證方法學(xué)優(yōu)點(diǎn)于一體的UVM驗(yàn)證方法學(xué)?；谑聞?wù)級建模、基于覆蓋率驅(qū)動以及基于自我檢測機(jī)制的特點(diǎn)造就UVM驗(yàn)證方法學(xué)能夠?qū)崿F(xiàn)覆蓋率高、靈活性強(qiáng)、驗(yàn)證過程自動化程度高、效率高以及可重用性強(qiáng)的驗(yàn)證平臺。
　　本文對UVM驗(yàn)證環(huán)境組件UVC、類庫繼承關(guān)系、UVM運(yùn)行機(jī)制以及UVM中優(yōu)秀的通訊機(jī)制進(jìn)行深入分析研究，另外還依據(jù)待測設(shè)計(jì)對象電流監(jiān)控系統(tǒng)的功能特性以及設(shè)計(jì)結(jié)構(gòu)實(shí)現(xiàn)進(jìn)行驗(yàn)證需求分析，制定驗(yàn)證策略，以U

3、VM驗(yàn)證方法學(xué)為指導(dǎo)搭建了基于UVM的驗(yàn)證平臺。并采用了基于事務(wù)級建模、基于自我檢測機(jī)制與基于覆蓋率驅(qū)動等方法相結(jié)合的驗(yàn)證手段在制定好的驗(yàn)證情景下對電流監(jiān)控系統(tǒng)進(jìn)行詳細(xì)驗(yàn)證，最終對驗(yàn)證仿真結(jié)果與覆蓋率進(jìn)行分析總結(jié)。經(jīng)實(shí)踐證明，本文以UVM驗(yàn)證方法學(xué)為指導(dǎo)搭建的驗(yàn)證平臺，在電流監(jiān)控系統(tǒng)的驗(yàn)證過程中，能夠自動化進(jìn)行數(shù)據(jù)比較檢測，及時(shí)定位與報(bào)告錯誤信息，并且以基于覆蓋率驅(qū)動的方法滿足了驗(yàn)證的覆蓋率要求，驗(yàn)證效率大幅度提升，同時(shí)，該平臺可重用性