基于28nm工藝的數(shù)字芯片靜態(tài)時(shí)序分析及優(yōu)化.pdf

1、隨著集成電路產(chǎn)業(yè)的飛速發(fā)展，芯片的設(shè)計(jì)規(guī)模越來越大，同時(shí)芯片的時(shí)鐘頻率越來越高。在對(duì)芯片設(shè)計(jì)的檢查中時(shí)序分析是一項(xiàng)復(fù)雜且重要的工作，只有當(dāng)滿足時(shí)序要求后電路中的數(shù)據(jù)才能正確的鎖存和傳輸，從而保證芯片電路的正確工作，達(dá)到理想的性能。芯片的頻率越來越高和功能越來越復(fù)雜，對(duì)芯片的時(shí)序設(shè)計(jì)提出了挑戰(zhàn)。而對(duì)于芯片在時(shí)序設(shè)計(jì)中的出現(xiàn)的時(shí)序違例能否修復(fù)成為直接影響芯片的時(shí)序性能和功能的關(guān)鍵因素。因此，正確合理的時(shí)序違例修復(fù)方法成為芯片時(shí)序設(shè)計(jì)的一個(gè)重

2、點(diǎn)。
　　本課題基于作者所在公司設(shè)計(jì)的一款28nm工藝的數(shù)字移動(dòng)基帶芯片，在芯片物理實(shí)現(xiàn)的布局布線后，提取網(wǎng)表文件和互連線延時(shí)文件，利用synopsys公司的時(shí)序分析工具Primetime進(jìn)行多模式多端角（MCMM，multi-corner multi-mode）的靜態(tài)時(shí)序分析（STA，static timing analysis），并針對(duì)時(shí)序分析結(jié)果中的時(shí)序違例通過工程改變命令（ECO，engineering changeord

3、er）進(jìn)行修復(fù)。在時(shí)序分析中考慮了信號(hào)完整性的影響，并運(yùn)用28nm工藝中新提出的高級(jí)片上誤差（AOCV，advanced on-chip variation）分析方法，提高了時(shí)序分析精度?；贏OCV的計(jì)算理論，本文提出了一種新的時(shí)序路徑延遲計(jì)算方法，可減少靜態(tài)時(shí)序分析中的計(jì)算工作量。文中研究和總結(jié)了ECO中采取的改變單元延遲的方法，通過實(shí)驗(yàn)數(shù)據(jù)證明方法的正確性。本文分析和研究了芯片時(shí)序設(shè)計(jì)中出現(xiàn)的時(shí)序違例，包括建立時(shí)間，保持時(shí)間，re

4、covery和removal，最大轉(zhuǎn)換時(shí)間及RC-011問題，通過ECO來改變單元延遲，從而優(yōu)化整條路徑延遲，解決時(shí)序違例問題，達(dá)到了芯片時(shí)序收斂的要求，并從芯片的物理方面和功耗方面進(jìn)行權(quán)衡分析，對(duì)設(shè)計(jì)進(jìn)行了進(jìn)一步優(yōu)化。
　　本文基于AOCV的理論提出的新的計(jì)算時(shí)序路徑延遲方法，相比傳統(tǒng)時(shí)序路徑延遲計(jì)算方法，可以減少靜態(tài)時(shí)序分析時(shí)對(duì)時(shí)鐘路徑上共同路徑的延遲計(jì)算工作量，對(duì)于時(shí)序分析方法的優(yōu)化和時(shí)序分析工具的開發(fā)，具有一定的理論研究意