高速SerDes測試設(shè)計(jì).pdf

1、系統(tǒng)芯片間對數(shù)據(jù)傳輸速率的要求不斷提高，使得串行器/解串器(Serializer and Deserializer，SerDes)技術(shù)得到了越來越多的關(guān)注。由于測試設(shè)備帶寬需大于信號速率，且探針接入會對信號產(chǎn)生影響，因而對高速SerDes(HSS)功能芯片知識產(chǎn)權(quán)(IP)進(jìn)行誤碼率與眼圖的測試成為挑戰(zhàn)。
　　為了對高速信號眼圖測試，本論文設(shè)計(jì)了片上眼開監(jiān)視器電路。相比于傳統(tǒng)的基于模板的二維眼開監(jiān)視器電路，本論文提出的設(shè)計(jì)方案無需進(jìn)

2、行初始采樣時(shí)鐘與眼圖中心對齊的操作，測試過程設(shè)置與測試結(jié)果記錄由數(shù)字控制模塊完成。所提出的片上眼開監(jiān)視器方案具有獲得一個(gè)周期內(nèi)信號眼圖打開大小信息的特點(diǎn)。在TSMC65nm工藝下，片上眼開監(jiān)視器可完成對單鏈路12.5Gbps信號眼圖的測試，垂直偏差20mV，水平偏差4ps。
　　為了實(shí)現(xiàn)對HSS電路的誤碼率測試，本論文設(shè)計(jì)了片上偽隨機(jī)碼的產(chǎn)生檢測電路與測試路徑。為了實(shí)現(xiàn)對核內(nèi)寄存器的讀寫，本論文設(shè)計(jì)了基于串口與JTAG協(xié)議的接口訪

3、問電路。在TSMC65nm工藝下，8位并行產(chǎn)生模塊運(yùn)行頻率為3.2GHz，8位檢測模塊運(yùn)行頻率為1.8GHz，可應(yīng)用于12.5Gbps的HSS電路中進(jìn)行誤碼率的測試。
　　為了實(shí)現(xiàn)對仿真系統(tǒng)中誤碼率的測試，本論文提出了基于噪聲模型和統(tǒng)計(jì)理論的系統(tǒng)誤碼率評價(jià)方法。通過矩估計(jì)量與樣本容量的選取，可對仿真系統(tǒng)的誤碼率進(jìn)行快速評價(jià)?；谖覀兲岢龅慕y(tǒng)計(jì)測試信噪比的方法，當(dāng)樣本容量選為3100，此時(shí)樣本方差估計(jì)總體方差的誤差在5％內(nèi)的置信度達(dá)