高速圖像壓縮芯片的仿真與驗(yàn)證技術(shù)研究.pdf_第1頁
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文檔簡介

1、近年來,在電子信息產(chǎn)業(yè)強(qiáng)力推動(dòng)下,集成電路的發(fā)展取得了巨大進(jìn)步,單芯片的集成度最高已達(dá)數(shù)億門。在集成度大幅提高的同時(shí),制造工藝也逐步縮小。目前,40nm與65nm已成行業(yè)主流,28nm與20nm也有產(chǎn)品問世。集成規(guī)模的大幅提高和工藝的進(jìn)一步縮小給集成電路的驗(yàn)證帶來了巨大的挑戰(zhàn)。
　　高速圖像壓縮芯片實(shí)現(xiàn)了JPEG2000圖像壓縮算法,規(guī)模4千多萬門,采用130nm工藝生產(chǎn),設(shè)計(jì)最高工作頻率240MHz,最高數(shù)據(jù)處理能力120MSa

2、mples/s。
　　本論文主要介紹了該芯片流片前的驗(yàn)證工作,包括功能仿真、時(shí)序仿真、靜態(tài)時(shí)序分析以及形式驗(yàn)證。功能仿真通過直接驗(yàn)證方法與基于OVM的隨機(jī)驗(yàn)證方法,搭建了基于NC-Verilog的直接仿真驗(yàn)證平臺(tái)與隨機(jī)仿真驗(yàn)證平臺(tái),完成了芯片邏輯功能驗(yàn)證工作。時(shí)序仿真使用網(wǎng)表與時(shí)序約束文件,通過時(shí)序仿真驗(yàn)證平臺(tái),完成了芯片接口時(shí)序、異步時(shí)序以及PLL工作時(shí)序的驗(yàn)證工作。靜態(tài)時(shí)序分析通過PrimeTime,對芯片的所有同步路徑時(shí)序進(jìn)

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