四字突發(fā)QDR SRAM物理傳輸通路模塊的設(shè)計(jì)研究.pdf

1、隨著集成電路的不斷發(fā)展，微處理器的頻率和I/O帶寬需求不斷提高，需要數(shù)據(jù)傳輸速率更高的存儲(chǔ)芯片來(lái)滿足處理器訪存的需求。在軍用處理器和宇航電子系統(tǒng)中廣泛采用的SRAM存儲(chǔ)器也面臨著傳輸速率不足的瓶頸。QDR SRAM是一種新型存儲(chǔ)器，較好地解決了靜態(tài)大容量存儲(chǔ)器的存取速率瓶頸問(wèn)題，具有廣泛的研究與應(yīng)用價(jià)值；而存儲(chǔ)器與外部控制器的物理接口是對(duì)存儲(chǔ)體進(jìn)行正確訪存的必要保證。論文對(duì)四字突發(fā)QDR SRAM的物理傳輸層進(jìn)行了研究，具有較高的理論與

2、實(shí)踐意義。
　　本論文完成的主要工作及創(chuàng)新點(diǎn)如下：
　　1、本課題針對(duì)一款四字突發(fā)72Mb×36bit QDRII+ SRAM存儲(chǔ)器，深入研究了其讀寫(xiě)原理以及相關(guān)的接口協(xié)議，并論述了一種接口物理層通路模塊的實(shí)現(xiàn)方案，將物理接口PHY劃分為時(shí)鐘與復(fù)位管理模塊、寫(xiě)數(shù)據(jù)通路、地址與命令發(fā)送模塊、延時(shí)校準(zhǔn)模塊、讀數(shù)據(jù)通路模塊，并進(jìn)行了邏輯設(shè)計(jì)與驗(yàn)證工作。
　　2、本設(shè)計(jì)采用了一種延時(shí)校準(zhǔn)機(jī)制并配合可變延時(shí)單元電路對(duì)讀數(shù)據(jù)進(jìn)行相

3、位校準(zhǔn)，保證了數(shù)據(jù)采集的可靠性；延時(shí)單元采用定制流程設(shè)計(jì)，采用獨(dú)特的抗電源噪聲以及倒比管設(shè)計(jì)使得一級(jí)延時(shí)單元能夠達(dá)到70ps左右的延時(shí)。
　　3、對(duì)所完成的模塊進(jìn)行了物理實(shí)現(xiàn)與IP封裝工作。物理設(shè)計(jì)過(guò)程中采用網(wǎng)格狀時(shí)鐘樹(shù)結(jié)構(gòu)，減小了數(shù)據(jù)總線到達(dá)的時(shí)間偏差，提高了數(shù)據(jù)采集的可靠性；對(duì)模塊進(jìn)行IP封裝工作，使得該模塊可以方便的應(yīng)用于SOC設(shè)計(jì)中，具有可復(fù)用可移植的優(yōu)點(diǎn)。
　　本文完成的一種四字突發(fā) QDRII+ SRAM的物理傳