帶自校準(zhǔn)的14位逐次逼近模數(shù)轉(zhuǎn)換器設(shè)計.pdf_第1頁
已閱讀1頁，還剩69頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進行舉報或認(rèn)領(lǐng)

文檔簡介

1、在工業(yè)控制系統(tǒng)的設(shè)計目標(biāo)向更加高速、更低功耗、更高可靠性、精準(zhǔn)、尺寸縮減的趨勢下,系統(tǒng)的主要部件模數(shù)轉(zhuǎn)換器逐漸得到重視。日前,市面主要的模數(shù)轉(zhuǎn)換器(ADC)包括Flash ADC、SAR(Successive-Approximation Register)ADC、時間交織ADC及流水線型ADC等,其中SAR ADC以其具有中速(一般為小于5Msps)、中精度(一般為8~18位)、低功耗和小尺寸的相對全面的優(yōu)點被應(yīng)用于廣泛的領(lǐng)域。

2、　　由于系統(tǒng)工藝條件中電容不匹配、噪聲等的影響,傳統(tǒng)SAR ADC的精度限制在12位以下。本文的設(shè)計是14位的帶有自校準(zhǔn)的電容陣列的SAR ADC,明顯改善了高位的SAR ADC精度低的問題。其電源電壓為1.8V,時鐘頻率為125kHz,功耗為530μW。
　　本文首先介紹了課題的背景及研究目的與意義及近年來ADC的發(fā)展趨勢,并闡述了當(dāng)前國內(nèi)外的研究狀況,且基于其進行了對比分析。采用SMIC 0.18μm工藝對ADC進行了設(shè)計,即

3、14bit SAR ADC的結(jié)構(gòu),包括數(shù)字部分和模擬電路部分。其中模擬電路部分由采樣緩沖放大器、比較器、數(shù)模轉(zhuǎn)換器電容陣列(RDAC+CDAC+Cali-DAC)、偏置電路等幾部分組成。并分別介紹了各部分的功能、關(guān)鍵技術(shù)以及仿真結(jié)果。分析了精度限制的電容失配原因,介紹了混合DAC中基于二進制加權(quán)電容陣列的自校準(zhǔn)算法,并特別說明了基于自校準(zhǔn)算法的Cali-CDAC陣列結(jié)構(gòu)的實現(xiàn)過程。校準(zhǔn)的基本思想即為將得到的校準(zhǔn)電壓通過緩沖電壓直接接回到

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

最新文檔

評論

0/150

提交評論