基于MIPS精簡指令集流水線CPU的設計與實現(xiàn).pdf

1、隨著信息化的迅猛發(fā)展，嵌入式微處理器被廣泛用于各類電子產品中，使人們的生產和生活方式發(fā)生了深刻的變化。微處理器設計技術也因此變得越發(fā)重要，并對計算機產業(yè)和應用都產生了巨大的影響。MIPS體系結構作為精簡指令集微處理器的典型代表，無論是在嵌入式應用亦或是高端計算機領域，均具有相當高的占有率，因此具有一定的研究價值。
　　本文在分析了MIPS體系結構和流水線設計的基礎上，設計出一個具有五級流水線結構的32位微處理器。主要工作如下:

2、r>　　1.在MIPS指令集基礎上選取了典型的整數(shù)和浮點數(shù)指令用于指令集系統(tǒng)的設計，并完成了相應編碼。
　　2.通過對整數(shù)指令的分析，設計了微處理器的五級流水線整數(shù)單元，整數(shù)單元將流水線結構分為取指、譯碼、執(zhí)行、存儲和回寫五部分。本文詳細分析了流水線設計中可能出現(xiàn)的結構沖突、數(shù)據沖突和控制沖突并提出了相應的解決方案，從而設計出微處理器的整體結構。
　　3.在微處理器整數(shù)單元的基礎上，進一步設計了六級流水線浮點運算單元，統(tǒng)一了

3、流水線結構模型，分析了調整后的流水線結構可能產生的流水線沖突并給出了解決方案。
　　4.在上述流水線微處理器結構之上,設計了中斷和異常處理模塊，采用了精確中斷機制確定中斷和異常的發(fā)生位置，并進行相應的處理。同時還設計了Cache和TLB模塊用于提高CPU訪存的效率。
　　本次設計中全部使用Verilog HDL對各模塊進行了硬件結構描述，采用了Altera QuartusⅡ進行仿真與驗證。并在相應章節(jié)中給出了各模塊仿真的波形