超深亞微米SoC嵌入式可靠性失效預報技術研究.pdf

1、半導體技術的飛速發(fā)展已經將集成電路技術帶到了超深亞微米時代,這使得集成電路性能更好、集成度更高。集成電路從其誕生以來就朝著高性能和高可靠性兩個方向不斷發(fā)展。器件尺寸縮小、電路性能提升的同時,一些傳統的可靠性失效機理,如柵氧經時擊穿、熱載流子注入、電遷移等對電路與器件的影響不但沒有減輕,而且一些以前可以忽略的失效機理如,負偏壓溫度不穩(wěn)定性,也變得越來越不能忽視了。因此,在一些可靠性要求較高的應用領域,可靠性失效嚴重威脅著 SoC(Syst

2、em on Chip)乃至系統的安全,甚至一塊電路的失效都可能會帶來重大的損失甚至是災難性的后果。本研究提出了一種新的SoC可靠性測試與壽命預報技術。針對柵氧經時擊穿、熱載流子注入、負偏壓不穩(wěn)定性、電遷移失效機理,設計若干種專用于可靠性測試的電路單元,其可作為IP(Intellectual Property)嵌入到主電路之中。
　　本研究主要內容包括：⑴從可靠性基礎理論出發(fā),基于超深亞微米時代可靠性測試遇到的困難,創(chuàng)新性地提出了可

3、靠性預報單元的設計理念;并針對單個失效機理設計單一失效機理的預報實現方案。⑵基于柵介質經時擊穿的失效機理、失效模型以及壽命的威布爾分布,提出了柵介質失效監(jiān)測電路,求出電路設計所需參數的表達式。針對設計的柵氧擊穿監(jiān)測單元電路,基于臺積電的0.18μm CMOS工藝設計了監(jiān)測電路版圖,并進行了投片。對獲得的監(jiān)測電路以及用于柵氧經時擊穿加速實驗的測試電容進行了大量的實驗,獲得設計所需的參數,對電路以及電路設計方法進行了驗證。⑶基于熱載流子注入

4、發(fā)生的機理,提出了熱載流子失效監(jiān)測電路的設計方案。針對熱載流子注入對器件及電路的影響,設計了熱載流子注入失效監(jiān)測電路。基于臺積電的0.18μmCMOS工藝設計了熱載流子注入失效監(jiān)測單元電路版圖,并進行了投片。對獲得的監(jiān)測電路以及用于加速壽命實驗的環(huán)形振蕩器進行了熱載流子加速壽命實驗,驗證了環(huán)形振蕩器振蕩頻率隨時間的變化關系,對電路以及電路設計方法進行了驗證。⑷基于負偏壓溫度不穩(wěn)定性發(fā)生的機理,提出了負偏壓溫度不穩(wěn)定性失效監(jiān)測電路的設計方

5、案。針對負偏壓溫度不穩(wěn)定性對器件及電路的影響,設計了負偏壓溫度不穩(wěn)定性失效監(jiān)測電路?；谂_積電的0.18μm CMOS工藝設計了負偏壓溫度不穩(wěn)定性失效監(jiān)測單元電路版圖,并進行了投片。對獲得的監(jiān)測電路以及用于加速壽命實驗的金屬-氧化物-半導體場效應晶體管( MOSFET:Metal-Oxide-Semiconductor Field Effect Transistors)進行負偏壓溫度實驗,驗證了負偏壓溫度應力時間也符合小數冪指數函數關系

6、,對電路以及電路設計方法進行了驗證。⑸基于電遷移發(fā)生的機理,提出了電遷移失效監(jiān)測電路的設計方案。針對電遷移對器件及電路的影響,設計了電遷移失效監(jiān)測電路?；谂_積電的0.18μm CMOS工藝設計電遷移失效監(jiān)測單元電路版圖,并進行投片。對獲得的監(jiān)測電路以及測試金屬連線組進行電遷移加速壽命實驗,獲得相關參數,對電路以及電路設計方法進行了驗證。⑹針對可靠性失效監(jiān)測系統在應用中可能會占用過多輸入/輸出(I/O:Input/Output)口的問題