基于關鍵路徑時序監(jiān)測的自適應電壓調節(jié)電路設計.pdf_第1頁
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文檔簡介

1、近年來，功耗已經成為了系統(tǒng)芯片設計中的一項重要指標。由于工藝、溫度以及電壓(ProcessVoltage&Temperature variation，PVT)等偏差因素的影響，傳統(tǒng)設計采用最壞情況驗證法使得電路留有較大的時序裕量，這一時序裕量的存在導致了功耗的浪費?；陉P鍵路徑時序監(jiān)測的自適應電壓調節(jié)(Adaptive Voltage Scaling，AVS)技術可以根據芯片的工作狀況動態(tài)調節(jié)電路供電電壓，是減少時序裕量的有效手段。

2、r>　　本文首先分析了互連線和邏輯單元的不同延時特征對關鍵路徑的影響，提出由互聯(lián)線和邏輯單元共同組成的復制關鍵路徑方案，設計了多組具有不同互連線延時比例的復制路徑，并使用C單元將這些復制路徑并聯(lián)，使其從多條復制路徑中自動選擇最長的一條作為監(jiān)測路徑。然后，本文又設計了帶有自校準功能的延時采樣單元，結合AVS控制單元，能夠有效的降低PVT偏差對采樣結果的影響，使采樣誤差不會隨著采樣級數的增加而增加。最后，將整套AVS模塊集成在以ARM7為內

3、核的片上系統(tǒng)(System on a Chip，SoC)驗證電路上，并使用HSIM全芯片仿真工具對該驗證電路做仿真測試。
　　本文使用SMIC0.18μm工藝對測試電路做版圖設計，因引入AVS機制，總面積增加了4.26％。之后，分別對比固定電壓的傳統(tǒng)設計和等效DVFS的設計的功耗數據，結果顯示，相比固定1.8V傳統(tǒng)設計，在不同工藝角和溫度下最多可節(jié)省43.42％的功耗;相比等效DVFS設計，最多可節(jié)省15.69％的功耗。通過驗證，

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