基于FPGA的IPv4-IPv6雙協(xié)議處理器的設計.pdf

1、隨著網(wǎng)絡技術和光纖通信技術的飛速發(fā)展,網(wǎng)絡協(xié)議處理占用的CPU處理器資源比重越來越高,在G比特網(wǎng)絡的逐步普及并向更高帶寬不斷發(fā)展的情況下,CPU處理器負擔日益加重,應運而生的TCP/IP協(xié)議卸載引擎(TOE)技術是減輕CPU負擔的一種有效方式。在協(xié)議發(fā)展方面,IPv6協(xié)議取代IPv4協(xié)議是一種必然,而現(xiàn)階段并且相當長的一段時間內兩種協(xié)議將長期共存也是無可爭議的事實,在目前網(wǎng)絡種實現(xiàn)IPv4節(jié)點與IPv6節(jié)點兼容的模式基本上都是基于軟件的

2、,也就是在CPU處理器中實現(xiàn)兼容處理的,這樣使得CPU的負擔更加沉重。本文將TOE技術和雙協(xié)議兼容技術結合起來,基于FPGA設計了一種能同時滿足IPv6和IPv4的雙協(xié)議處理器。
　　 首先對TOE技術的基本原理和實現(xiàn)架構進行了深入的分析,本設計的TOE器件采用FPGA來實現(xiàn)部分TCP/IP協(xié)議處理卸載工作,針對在TCP/IP協(xié)議處理工作中占的比重比較大、但處理過程比較機械重復的IP層的數(shù)據(jù)包的處理工作進行卸載,有利于在高速硬件

3、中實現(xiàn),并且能大大提高系統(tǒng)的工作效率。
　　 然后分析了IPv6和IPv4兩種協(xié)議的構成和IP層的主要協(xié)議處理工作,得出了IP協(xié)議處理器設計原理和設計要求。最后了采用FPGA自頂向下的設計方法完成了IPv4/IPv6雙協(xié)議處理器的功能模塊劃分設計,將協(xié)議處理器的劃分為接口模塊、數(shù)據(jù)發(fā)送處理模塊、數(shù)據(jù)接收處理模塊和定時模塊四個分模塊。在對各個功能模塊進行原理和工作過程分析的基礎上,采用Verilog HDL硬件描述語言實現(xiàn)了各子模

4、塊的邏輯設計。并通過Model Tech公司的仿真軟件ModelSim對IPv4/IPv6雙協(xié)議處理器的各個模塊進行了仿真驗證,通過仿真,驗證了其功能的正確性。之后通過Synplicity公司的綜合工具Synplify Pro對其進行綜合實現(xiàn),最后將代碼下載到長沙依元素公司的火龍刀FPGA開發(fā)板中進行在線驗證,驗證結果表明,本設計的IPv4/IPv6雙協(xié)議處理器能實現(xiàn)IPv4和IPv6兩種協(xié)議的IP數(shù)據(jù)包接收和發(fā)送時在IP層所涉及的處理