一種基于最小和算法LDPC譯碼器數(shù)據(jù)通路的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在1962年R.G.Gallager提出了一種迄今為止最接近于香農(nóng)限的信道糾錯(cuò)碼——低密度奇偶校驗(yàn)碼。它有很強(qiáng)的硬件實(shí)用性,這是因?yàn)樗幸子诓⑿袑?shí)現(xiàn)和譯碼復(fù)雜度低的特點(diǎn)。
　　通常大部分的基于最小和算法的LDPC譯碼器都包括:中心控制器、數(shù)據(jù)移位器、校驗(yàn)運(yùn)算單元、變量節(jié)點(diǎn)信息存儲(chǔ)器和校驗(yàn)節(jié)點(diǎn)信息存儲(chǔ)器。其中校驗(yàn)運(yùn)算單元、變量節(jié)點(diǎn)信息存儲(chǔ)器和校驗(yàn)節(jié)點(diǎn)信息存儲(chǔ)器構(gòu)成了整個(gè)譯碼器的數(shù)據(jù)通道。該數(shù)據(jù)通道將在整個(gè)譯碼器的迭代譯碼過程中重復(fù)使

2、用,因此對(duì)其進(jìn)行優(yōu)化可以較大程度的提高整個(gè)譯碼器的性能。
　　本文設(shè)計(jì)了一種改進(jìn)的校驗(yàn)運(yùn)算單元VLSI結(jié)構(gòu),最小值計(jì)算模塊是其中的關(guān)鍵模塊。該模塊針對(duì)已有結(jié)構(gòu),通過減小電路的邏輯級(jí)數(shù)提高了運(yùn)算速度,從而提高了整個(gè)譯碼器的時(shí)鐘頻率;通過對(duì)最小值計(jì)算模塊結(jié)果的重新定義,減少了在迭代運(yùn)算中所需要存儲(chǔ)的數(shù)據(jù),從而減少了存儲(chǔ)器的大小,并且當(dāng)在最小值計(jì)算模塊中使用一級(jí)流水線技術(shù)時(shí),改進(jìn)的結(jié)構(gòu)與已有的結(jié)構(gòu)相比可以減少60％左右的中間數(shù)據(jù)寄存,更

3、大程度的減小了整個(gè)最小和算法 LDPC譯碼器數(shù)據(jù)通道的面積。
　　在硬件實(shí)現(xiàn)方面,本文同時(shí)對(duì)已有結(jié)構(gòu)和改進(jìn)后結(jié)構(gòu)的最小和算法 LDPC譯碼器的數(shù)據(jù)通道采用Verilog HDL語言進(jìn)行了硬件實(shí)現(xiàn),隨后構(gòu)建了整個(gè)譯碼器結(jié)構(gòu)及仿真驗(yàn)證平臺(tái),并在NC-Sim Simulator中對(duì)其進(jìn)行了功能驗(yàn)證,最后完成整個(gè)的電路設(shè)計(jì),給出了Synopsys Design Compile和Xilinx ISE10.1環(huán)境下的分析報(bào)告。改進(jìn)后的整個(gè)譯碼