低諧波失真多位ΣΔ加速度計(jì)接口電路設(shè)計(jì).pdf

1、目前開(kāi)關(guān)電容式微機(jī)械加速度計(jì)在國(guó)內(nèi)外具有很高的研究?jī)r(jià)值，具有眾多優(yōu)點(diǎn)的電容式加速度計(jì)在軍事和民用領(lǐng)域有很好的應(yīng)用前景。加速度計(jì)采用ΣΔ調(diào)制器模塊可以直接得到數(shù)字輸出信號(hào)，由于諧波失真對(duì)系統(tǒng)信噪比影響很大，低諧波失真的加速度計(jì)能提高系統(tǒng)精度，多位量化技術(shù)能降低量化誤差，減小量化噪聲，所以本文從降低諧波失真和采用多位量化技術(shù)兩方面出發(fā)，對(duì)ΣΔ電容式加速度計(jì)的進(jìn)行設(shè)計(jì)。
　　本文在調(diào)研了加速度計(jì)國(guó)內(nèi)外發(fā)展趨勢(shì)后，對(duì)加速度計(jì)系統(tǒng)及其各模塊

2、的工作原理進(jìn)行了分析。然后以機(jī)械噪聲和接口電路噪聲為加速度計(jì)系統(tǒng)主要噪聲對(duì)電路噪聲進(jìn)行定量分析，并定量分析了電路中導(dǎo)致系統(tǒng)產(chǎn)生諧波失真的非線性來(lái)源。加速度計(jì)表頭選擇真空封裝，明顯改善機(jī)械噪聲。接口電路噪聲受開(kāi)關(guān)電阻、運(yùn)放和參考電壓源影響較大，為減小運(yùn)放噪聲可以在設(shè)計(jì)運(yùn)放時(shí)增加輸入管跨導(dǎo)；在前級(jí)檢測(cè)電路中加入CDS技術(shù)能對(duì)電路的1/f噪聲和失調(diào)進(jìn)行降低。對(duì)于系統(tǒng)非線性，優(yōu)化系統(tǒng)參數(shù)提高環(huán)路增益能有效降低非線性。
　　本文設(shè)計(jì)的加速度

3、計(jì)結(jié)構(gòu)采用具有局部負(fù)反饋的前饋結(jié)構(gòu)，提高了低頻增益和線性度，系統(tǒng)中加入前置相位補(bǔ)償器彌補(bǔ)由高品質(zhì)因子的敏感結(jié)構(gòu)和高階系統(tǒng)引起的較大相移，保證系統(tǒng)穩(wěn)定。用MATLAB對(duì)敏感結(jié)構(gòu)與調(diào)制器構(gòu)成的四階加速度系統(tǒng)進(jìn)行了建模，對(duì)多位量化、單位量化和考慮失配等情況進(jìn)行仿真，通過(guò)功率譜密度有系統(tǒng)基底噪聲約為-155dB，信噪比為128.9dB，有效位數(shù)為21.11bits。
　　通過(guò)系統(tǒng)級(jí)建模優(yōu)化得到各參數(shù)后，在0.35μm CMOS工藝下，對(duì)各

4、電路進(jìn)行晶體管級(jí)設(shè)計(jì)，考慮到多位DAC中存在失配問(wèn)題，利用Modelsim工具進(jìn)行了數(shù)據(jù)加權(quán)平均技術(shù)算法的設(shè)計(jì)。最后在Cadence SpectreVerilog環(huán)境下進(jìn)行系統(tǒng)整體的數(shù)模仿真。系統(tǒng)輸出信噪比為104.3dB，有效位數(shù)為17bits，輸出信號(hào)噪聲小于-135dBV/Hz1/2，噪聲密度約為178ng/Hz1/2，諧波失真小于-110dB。最后對(duì)模擬電路進(jìn)行版圖繪制，將模擬電路版圖和DWA模塊的數(shù)字版圖合并成整體版圖并實(shí)現(xiàn)了