納米工藝集成電路的統(tǒng)計可靠性分析以及并行優(yōu)化算法.pdf

1、作為人類有史以來發(fā)展最為快速的工業(yè)之一，半導體工業(yè)的進步一直依賴于不斷縮小的電路特征尺寸，以及隨之獲得的器件性能和芯片集成度的指數提高。然而，一方面芯片特征尺寸不斷的縮小給集成電路設計帶來了新的挑戰(zhàn)：另一方面，由于工藝和功耗的限制，CMOS工藝芯片的尺寸不能無限縮小，芯片的工作頻率已經不再顯著上升。取而代之的多核處理器已經成為了市場的主流。面對這兩方面的問題，集成電路設計工具及方法學需要不斷地改進，以使得電路設計者能夠解決不斷出現的新問

2、題。同時，我們需要考慮如何發(fā)揮多核處理器的計算能力，以幫助集成電路設計軟件繼續(xù)享受隨著硬件更新換代而獲得的性能提升。
　　本世紀初至今，電路特征尺寸的不斷縮小已經接近它的物理極限。一些在原先大尺寸工藝下可以忽略的物理現象現在成為了可能主導芯片性能的因素。工藝參數偏差成為集成電路設計和制造的主要挑戰(zhàn)之一。如今,集成電路工藝已經跨入32nm節(jié)點。隨著亞波長光刻和化學機械拋光等復雜納米工藝的普遍采用，越來越嚴重的工藝參數偏差造成了集成電

3、路成品率的快速惡化。與此同時，隨著工藝尺寸變小集成電路因為電遷移，熱循環(huán)以及負偏壓溫度不穩(wěn)定性(NBTI)效應等造成老化而產生的可靠性問題也越來越明顯。其中，從45nm工藝節(jié)點開始，PMOS晶體管的NBTI效應成為了主導芯片可靠性的因素。更糟糕的問題是,工藝參數的偏差也會影響電路的老化和可靠性。
　　除了新涌現的集成電路工藝參數擾動下的可靠性問題,電路尺寸縮小接近物理極限同時對計算機輔助集成電路設計帶來了另一方面的影響。由于功耗的

4、限制，通過升級更高主頻的處理器使得計算機輔助設計軟件性能提升這樣的“免費午餐”已經不復存在。當今的主流芯片已經走向了多核革命。要利用更多處理器核來提升電子設計自動化(Electronics Design Automation：EDA)軟件性能，算法的并行化已經成為EDA領域研究的迫切任務。
　　本論文針對納米工藝下集成電路設計面臨的工藝擾動下的可靠性問題以及進入納米尺度工藝后引發(fā)的多核并行處理挑戰(zhàn)分別進行了深入的研究工作。

5、　　首先，本論文研究如何在工藝參數偏差的影響中對電路的可靠性進行統(tǒng)計分析。本論文對于這方面研究的貢獻在于：
　　·首次提出了一種非線性可縮放的統(tǒng)計性門延遲模型，可以同時考慮工藝參數和電路工作環(huán)境對于門延遲的影響。
　　·基于上面提出的門延遲模型，本文又提出了在考慮工藝參數擾動影響下的NBTI老化效應下的大規(guī)模電路統(tǒng)計可靠性分析引擎。其中，一種快速電路裁減方法也被提出以提高分析性能。
　　·提出了一種基于關鍵度和敏感度的

6、電路元件分析，以確定單獨元件對于整個電路可靠性的影響?；谶@種分析，我們可以更有效地優(yōu)化電路以提高其統(tǒng)計可靠性。相比國際上已有方法，本工作的分析中同時考慮到了工藝參數，電路工作環(huán)境，以及電路不同路徑之間的信號相關性的因素，可以更準確地對電路統(tǒng)計穩(wěn)定性做出分析和優(yōu)化。
　　針對多核體系下集成電路的并行優(yōu)化，本論文的第二部分致力于多核架構上的并行最小代價流問題，并提出了基于非確定性事務模型的并行算法。這項工作的貢獻在于：
　　·

7、提出了基于非確定性事務模型的算法描述方法，能夠有效地探索算法的并行性，同時保證并行處理時算法的正確性。
　　·應用非確定性事務模型，對EDA優(yōu)化算法中廣泛使用的最小代價流算法進行并行化。并且以目前國際上比較新穎的多電壓分配問題展示了并行算法的性能。
　　·本工作中提出了三種在多核機器上實現非確定性事務模型算法的運行時調度方法，并給出了詳細的性能比較和優(yōu)缺點。目前國內外的EDA并行算法的研究主要致力于基于數值計算的具體CAD應