PCGC編譯碼算法的研究及FPGA實現(xiàn).pdf

1、論文主要研究QC-LDPC碼和PCGC碼的編譯碼算法的FPGA實現(xiàn),針對算法中的每一個計算步驟給出詳細的設(shè)計方法,包括校驗矩陣的構(gòu)造、校驗矩陣的存儲、碼長和碼率的靈活性選擇方式等參數(shù)。首先介紹幾種經(jīng)典算法的糾錯性能和運算復雜度,選擇合適的算法作為設(shè)計實現(xiàn)的目標;其次按照選定的算法的計算步驟設(shè)計每個模塊;最后給出仿真結(jié)果和資源消耗,驗證所設(shè)計模塊的正確性和合理性。
　　論文主要內(nèi)容分為三個部分:
　　第一部分是介紹QC-LDP

2、C碼的基本概念和RU編碼算法,并進行FPGA實現(xiàn)。選取IEEE802.16e標準中碼率為1/2的基校驗矩陣作為QC-LDPC碼FPGA設(shè)計實現(xiàn)的校驗矩陣,設(shè)計實現(xiàn)了一種擴展因子可控、校驗矩陣可換的FPGA編碼模塊。最后給出仿真結(jié)果和資源消耗,驗證設(shè)計實現(xiàn)的模塊符合算法要求,具有較強的可移植性。
　　第二個部分是介紹LDPC碼譯碼算法中硬判決和軟判決兩大類中的經(jīng)典算法WBF算法和最小和算法,并進行FPGA實現(xiàn)。WBF算法的QC-LD

3、PC碼的FPGA模塊具有擴展因子可控、校驗矩陣可換的特性;最小和算法的QC-LDPC碼的FPGA模塊采用串行譯碼結(jié)構(gòu)。最后給出仿真結(jié)果和資源消耗,驗證所設(shè)計模塊的正確性和合理性。
　　第三部分是研究并行級聯(lián)PCGC碼的結(jié)構(gòu)特點,結(jié)合WBF譯碼算法模塊,設(shè)計一種雙加權(quán)比特翻轉(zhuǎn)譯碼算法DWBF,并用FPGA進行實現(xiàn)。最后給出仿真結(jié)果和資源消耗,驗證所設(shè)計模塊的正確性和合理性。
　　本文的研究目的就是為了使得LDPC碼在實際系統(tǒng)中