硬件架構對片上網絡性能影響及優(yōu)化策略研究.pdf

1、針對傳統的SOC芯片設計在可重構性和時鐘同步性這兩方面的限制問題,本文重點研究了一種新的芯片設計方法--片上網絡NOC(network on chip),并對其設計的關鍵點進行了討論,重點研究了硬件架構對片上網絡性能影響及優(yōu)化策略。
　　 論文首先討論了片上網絡技術的背景及基礎理論,分析了當今主流的設計方法和流程。針對設計流程中最重要的兩個關鍵設計——片上網絡架構設計和片上網絡通信機制設計,進行了系統的分析與研究。通過在搭建的仿

2、真平臺上對采用不同硬件架構設計的片上網絡進行性能仿真,詳細研究了架構和網絡性能的聯系,重點分析了結構規(guī)模和路由緩沖器設計條件對片上網絡吞吐量、功耗和延時等性能的影響。此外,對同樣節(jié)點資源的片上網絡進行不同方式平臺搭建并進行了功能仿真,針對仿真結果進行了性能分析并提出了設計策略。
　　 論文還針對在Mesh結構中XY維序路由算法仿真中出現的“熱點”問題進行了分析,提出了一個拓撲上改進的解決方案,調試了相應的路由算法,并對結果進行了