Si-SOI MMIC無(wú)源器件研究.pdf

1、隨著微波通訊技術(shù)的迅速發(fā)展，人們對(duì)通訊設(shè)備的要求也越來(lái)越高。體積小，重量輕，可靠性高，穩(wěn)定性好等優(yōu)點(diǎn)使得微波單片集成電路(MMIC)在微波通訊領(lǐng)域逐漸取代了傳統(tǒng)的波導(dǎo)系統(tǒng)和混合集成電路。最近幾年，深亞微米CMOS工藝逐漸成熟，使用CMOS工藝制備的片上集成電路的性能也不斷得到提高。 在無(wú)線通訊對(duì)CMOS射頻集成電路需求的大背景下，本論文圍繞著射頻集成電路必不可缺少的、有多種應(yīng)用的無(wú)源器件一共面波導(dǎo)和平面螺旋電感進(jìn)行大量的研究，發(fā)

2、現(xiàn)由于體硅工藝襯底電阻率低、寄生大，使得片上共面波導(dǎo)的損耗過(guò)大、集成電感的品質(zhì)因數(shù)和自諧振頻率難于提高。而SOI材料(被稱(chēng)為21世紀(jì)的硅材料)采用低摻雜襯底結(jié)構(gòu)可以抑制鏡像電流，減小襯底能量損失，會(huì)大大降低片上元件的傳輸損耗。 論文在硅和SOI襯底上進(jìn)行了大量的實(shí)驗(yàn)研究，得出了一些結(jié)論。主要的研究工作如下： 1.研究了不同襯底上共面波導(dǎo)(CPW)的損耗特性。實(shí)驗(yàn)結(jié)果表明：采用SOI(20Ω·cm)和硅(20Ω·cm)做襯

3、底的共面波導(dǎo)傳輸線，其損耗前者比后者有明顯的減少；而在硅(20Ω·cm)上沉積1μmSiO2并制備CPW，其損耗也大大降低；采用高阻SOI(1000Ω·cm)制備的CPW在2GHz損耗僅為0.13dB/mm；在低阻硅上采用地屏蔽技術(shù)制作的CPW在整個(gè)頻段內(nèi)的損耗可與高阻SOI襯底上相比擬。 2.在大量文獻(xiàn)調(diào)研的基礎(chǔ)上，總結(jié)了集成電感的研究現(xiàn)狀與進(jìn)展，詳細(xì)介紹了集成電感的結(jié)構(gòu)和模型，分析了集成電感值和Q值的意義。并利用三維電磁場(chǎng)仿

4、真軟件HFSS仿真了寄生效應(yīng)對(duì)集成電感品質(zhì)因數(shù)的影響。 3.在硅(0.5Ω·cm)和SOI(0.5Ω·cm和20Ω·cm)襯底上制作了2種類(lèi)型的集成電感，并嘗試在硅襯底上采用地屏蔽技術(shù)以降低集成電感的襯底損耗。測(cè)試其S參數(shù)，并采用去嵌入(De_embedding)的方法去除了集成電感測(cè)試中焊盤(pán)對(duì)測(cè)試結(jié)果的影響，得出集成電感真實(shí)的S參數(shù)，并對(duì)測(cè)試結(jié)果進(jìn)行了詳細(xì)的分析，驗(yàn)證了仿真結(jié)果的同時(shí)也得出了一些有用的結(jié)論：地屏蔽技術(shù)可以降低集