LDPC碼譯碼技術(shù)研究及FPGA實現(xiàn).pdf

1、LDPC(Low Density Parity Check Codes)碼,又叫低密度奇偶校驗碼,是一種可以由校驗矩陣直接確定的編碼方式,該碼的碼長一般較長,但是卻仍能保持較高的譯碼性能。由于它的這一優(yōu)點,LDPC碼被越來越多的人所研究。本文也是在此背景下,設(shè)計實現(xiàn)了符合DVB-S2(Digital Video Broadcasting-Satellite2)標(biāo)準(zhǔn)的LDPC譯碼器。
　　分析了LDPC碼常用的的幾種構(gòu)造方法,研究了

2、LDPC碼的常用的幾種編碼算法,并對各種算法的性能進(jìn)行了對比。針對DVB-S2標(biāo)準(zhǔn),深入研究了該標(biāo)準(zhǔn)下的LDPC碼的編碼算法,為接下來LDPC碼譯碼器的設(shè)計奠定理論基礎(chǔ)。
　　針對LDPC譯碼器的設(shè)計,深入分析了BP算法及LLR BP算法的譯碼過程,針對LLR BP算法的復(fù)雜度較高的缺點,對該算法中的節(jié)點信息處理規(guī)則作了化簡操作,得到了實現(xiàn)復(fù)雜度大幅降低的最小和譯碼算法。對于最小和譯碼算法降低復(fù)雜度帶來的性能損失,采用歸一化因子,

3、對算法進(jìn)行性能補(bǔ)償,得到了改進(jìn)的最小和譯碼算法。從仿真結(jié)果可以看出,該算法幾乎能達(dá)到與BP算法相近似的性能。
　　根據(jù)DVB-S2標(biāo)準(zhǔn)下的LDPC碼具有并行度為360的特點,在進(jìn)行譯碼器的結(jié)構(gòu)設(shè)計時,選擇了并行度為360的部分并行結(jié)構(gòu)。根據(jù)改進(jìn)的最小和算法的譯碼過程,詳細(xì)設(shè)計了譯碼器的各個模塊的結(jié)構(gòu)。根據(jù)算法中的節(jié)點信息處理規(guī)則,在設(shè)計變量節(jié)點和校驗節(jié)點的信息存儲模塊時,分別采用了雙端口RAM和單端口RAM。最終設(shè)計了一種符合DV

4、B-S2標(biāo)準(zhǔn)的LDPC譯碼器。
　　針對譯碼器的硬件實現(xiàn),在FPGA平臺上對所設(shè)計的DVB-S2標(biāo)準(zhǔn)下的譯碼器進(jìn)行了綜合實現(xiàn)。為了驗證譯碼器能夠正確進(jìn)行譯碼,在Modelsim環(huán)境下對譯碼器進(jìn)行了仿真驗證,最終證明,本文設(shè)計的譯碼器能夠?qū)崿F(xiàn)正確譯碼,且符合DVB-S2標(biāo)準(zhǔn)的要求。因為LDPC碼在信道編碼領(lǐng)域已經(jīng)得到了人們的重視,各種針對LDPC碼的研究也已相繼展開,文中提出的LDPC碼譯碼器的部分并行結(jié)構(gòu)以及采用的改進(jìn)的最小和譯碼