水聲目標(biāo)模擬器信號處理平臺的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、水聲目標(biāo)模擬器是通過計(jì)算機(jī)系統(tǒng)對水聲信號進(jìn)行建模，以電子模擬方式實(shí)現(xiàn)艦船或航行體的聲學(xué)反射特性和噪聲特性，然后在計(jì)算機(jī)或其它設(shè)備上實(shí)時(shí)模擬水聲目標(biāo)回波。
　　隨著電子技術(shù)的發(fā)展，以傳感器和微機(jī)技術(shù)為基礎(chǔ)，以 DSP、計(jì)算機(jī)軟件為核心的信息探測與控制系統(tǒng)已具有感知、思維、推理、學(xué)習(xí)判斷、控制決策執(zhí)行的能力。這就對目標(biāo)模擬器提出了更高的要求。信號處理平臺作為水聲目標(biāo)模擬器的核心，其性能的優(yōu)劣直接影響目標(biāo)模擬器的效果。因此，需要一款高性

2、能、高可靠性的信號處理平臺。
　　本文以科研項(xiàng)目為依托，設(shè)計(jì)了一款水聲目標(biāo)模擬器信號處理平臺。該平臺基于 DSP+FPGA結(jié)構(gòu)，這一類構(gòu)架有許多優(yōu)點(diǎn)。從運(yùn)算能力與控制能力上來說， DSP作為整個(gè)信號處理平臺運(yùn)算的核心，而邏輯控制部分是以FPGA作為核心，負(fù)責(zé)各個(gè)器件以及子平臺之間的數(shù)據(jù)交換與信號交流。此外，F(xiàn)PGA具有很強(qiáng)的運(yùn)算處理能力，可以承擔(dān)DSP不擅長的運(yùn)算處理。
　　平臺選用了兩片高性能信號處理芯片 ADSP-TS1

3、01為計(jì)算核心和兩片 FPGA芯片作為接口控制和邏輯控制核心。具備4路A/D接口和4路D/A接口同時(shí)還有2路外部鏈路接口，除此之外還具有CPCI高速數(shù)據(jù)傳輸接口。保證了信號處理平臺的數(shù)據(jù)處理能力和傳輸能力，能夠滿足水聲目標(biāo)模擬器要求。
　　在高速硬件設(shè)計(jì)中，針對信號完整性設(shè)計(jì)提出了相應(yīng)的設(shè)計(jì)規(guī)范以及噪聲的抑制方法。同時(shí)結(jié)合本信號處理平臺PCB設(shè)計(jì)，利用HyperLynx仿真軟件對PCB進(jìn)行優(yōu)化設(shè)計(jì)，有效降低了自噪聲，提高了平臺的穩(wěn)