高吞吐率XTS-AES加密算法的硬件實現(xiàn).pdf_第1頁
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文檔簡介

1、近年來，隨著個人電腦的日益普及，磁盤和磁帶驅(qū)動器上個人敏感數(shù)據(jù)的安全成為一個越來越嚴重的問題。針對這個問題，IEEE 1619安全存儲委員會（SISWG）于2008年4月正式公布了XTS-AES算法標準，該算法標準是針對高性能RAID應(yīng)用，固態(tài)硬盤驅(qū)動器和光纖通道的一種新的加密模式，以解決塊導(dǎo)向存儲設(shè)備上的數(shù)據(jù)加密問題。
　　 本文首先深入分析了XTS-AES的算法描述和應(yīng)用環(huán)境，并比較了一些IP公司生產(chǎn)的XTS-AES加密模塊

2、在面積、性能上的優(yōu)劣，進而在重點提高吞吐率的前提下采用全流水設(shè)計和優(yōu)化算法的模乘模塊實現(xiàn)了XTS-AES的硬件加密電路。在XTS-AES加密算法的硬件電路設(shè)計中，通過展開數(shù)據(jù)通路的方式，提高了吞吐率；同時還通過采用內(nèi)部流水線結(jié)構(gòu)優(yōu)化關(guān)鍵路徑的方式，提高了電路的時鐘頻率和整體工作性能。本文采用自頂向下（TOP-DOWN）的設(shè)計方法，用Verilog HDL完成了XTS-AES硬件電路的RTL（Register Transfer Level

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