DDR SDRAM物理層的SSTL接口電路設計.pdf_第1頁
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文檔簡介

1、在當今的電子系統(tǒng)設計中，內存被使用的越來越多，并且對內存的要求也越來越高，要求DDR SDRAM的存取速度盡可能的快，容量盡可能的大。而DDR SDRAM接口電路設計技術是制約內存使用性能提高的關鍵，在目前市場上內核工作頻率達到幾個GHz的情況下，DDR SDRAM接口電路的工作頻率卻一般在幾百MHz以下。接口電路己經成為集成電路快速發(fā)展的一個瓶頸。為了解決傳統(tǒng)內存接口電路工作頻率低的問題，出現(xiàn)了專用于內核和DDR SDRAM之間的接口

2、標準SSTL。本文基于0.13μm標準CMOS工藝，全訂制設計了一款應用于內存控制器中，工作頻率為400MHz物理層的SSTL接口電路。
　　本文首先介紹了課題背景、研究現(xiàn)狀以及 SSTL接口電路的相關理論。然后介紹了SSTL接口電路的設計。SSTL接口電路共分為兩個部分：SSTL I/O Buffer和SSTL時序控制電路。SSTL I/O Buffer包括輸入Buffer，輸出Buffer和片內終端ODT。輸入Buffer中設

3、計了測試和靜電保護電路，輸出Buffer中采用電流驅動的方式提高了電路的工作頻率和驅動能力，片內終端ODT可防止信號在輸出端形成反射。SSTL時序控制電路包括數(shù)據(jù)通道和控制通道兩個子模塊，電路中采用對稱匹配性設計提高了時序控制的準確度。另外，SSTL接口電路中輸出供電電源和內部電路工作電源使用兩種相互獨立的電源，不僅避免了電源之間的串擾，而且降低了電路的功耗。最后，對SSTL接口電路進行了電路仿真、版圖設計以及版圖驗證與后仿真，仿真結果

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