低電壓高線性CMOS混頻器的研究與設計.pdf

1、近年來，隨著無線通信系統(tǒng)的迅速發(fā)展，低成本、低功耗、高性能CMOS射頻集成電路的研究和開發(fā)引起人們的廣泛關注，用CMOS工藝實現(xiàn)無線通信系統(tǒng)的射頻前端不僅必要而且可能。CMOS射頻前端由發(fā)射和接收模塊組成，其中混頻器作為接收機中的一個關鍵部分，其性能的好壞，直接影響整個通信系統(tǒng)的性能。其中低電壓高線性度混頻器的研究成了當前研究的一個熱點。
　　 本文以射頻接收機前端關鍵器件中的混頻器為研究對象，在系統(tǒng)分析混頻器的性能指標的基礎上

2、，針對低電壓和高線性度兩個性能指標，提出了一種改進的低電壓高線性度混頻器電路。具體工作如下：
　　 本文首先分析了CMOS混頻器的國內外研究現(xiàn)狀，其中重點分析了高線性度、低電壓混頻器的現(xiàn)狀。區(qū)別于常見的冪級數(shù)分析法，這里將采用Volterra級數(shù)分析法，并通過具體的共柵電路，分析影響混頻器線性度的因素。詳細分析了改進線性度的傳統(tǒng)的派生項疊加技術和改進的派生項疊加技術，并指出其存在的不足。在此基礎上采用了改進的派生項疊加技術，利用

3、NMOS和PMOS管并聯(lián)電路組成互補跨導級電路，用于同時取消二階和三階非線性電流，達到提高混頻器線性度的目的。接著采用了LC折疊式結構，提出了基于改進的派生項疊加技術的低電壓高線性混頻器。
　　 最后，基于TSMC0.18μm工藝，并利用安捷倫公司的ADS2008軟件，對所設計的混頻器進行仿真。仿真結果為：電源電壓為0.8V，功耗為4.56mW，轉換增益為5.821dB，噪聲系數(shù)為7.878 dB，1dB功率壓縮點為-4dBm，