SOC設(shè)計中IP核的測試方法與應(yīng)用.pdf

1、隨著半導(dǎo)體工藝的進(jìn)展和設(shè)計水平的提高,芯片設(shè)計業(yè)已進(jìn)入了SOC(系統(tǒng)級芯片)時代.單個芯片上集成了更多數(shù)量的晶體管,能夠完成更加復(fù)雜的功能.另外由于日益緊迫的市場要求,芯片的設(shè)計周期變得很短,大量地運用預(yù)先設(shè)計好的標(biāo)準(zhǔn)IP模塊來構(gòu)建SOC芯片的方法逐漸成為主流.所以,當(dāng)前SOC芯片的兩個顯著特點是規(guī)模巨大和大量的內(nèi)嵌芯核.但是如此大規(guī)模的芯片其制造故障也會隨之提高,這就對芯片測試提出了更高的要求,不僅需要更大型和更昂貴的測試儀器、更加精

2、準(zhǔn)的時序控制,還需要花費更長的單芯片測試時間,這都會導(dǎo)致測試成本的提高.當(dāng)前SOC芯片內(nèi)部大量地采用IP核,由于IP的使用、授權(quán)、保護(hù)等措施也會給測試帶來更多的挑戰(zhàn).在以往傳統(tǒng)的測試領(lǐng)域里,即使是運用了DFT(可測性設(shè)計)技術(shù),采用基于掃描鏈的測試方法,也還是難以滿足如今的測試成本激增的問題.然而,如果采用基于BIST(內(nèi)建自測試)的測試技術(shù),在芯片內(nèi)部增加了測試電路,在測試時期使用自測試的方式測試內(nèi)嵌的芯核,就能夠測試諸如IP芯核、片