一種降低工藝、電源、溫度對(duì)同步開關(guān)噪聲影響的電路結(jié)構(gòu).pdf

1、本文在大量的文獻(xiàn)調(diào)研的基礎(chǔ)上，采用DPLL，對(duì)集成電路大規(guī)模生產(chǎn)中，減少PVT對(duì)SSN的影響。 論文的主要研究工作和創(chuàng)新結(jié)果，摘要如下： 1、在對(duì)集成電路大規(guī)模生產(chǎn)中，SSN及其在存儲(chǔ)器輸出驅(qū)動(dòng)電路中的重要性，進(jìn)行詳細(xì)闡述的基礎(chǔ)上，深入分析了SSN和輸出驅(qū)動(dòng)電路速度的關(guān)系，同時(shí)介紹了已有的優(yōu)化SSN和速度的方案。在此基礎(chǔ)上，本文指出了優(yōu)化SSN的瓶頸在于減少PVT對(duì)SSN的影響。 2、在詳細(xì)分析DLL在輸出驅(qū)動(dòng)電

2、路中已有的應(yīng)用(控制輸出數(shù)據(jù)速度變化范圍)的基礎(chǔ)上，提出了創(chuàng)新的結(jié)構(gòu)：采用DPLL來(lái)降低PVT對(duì)SSN的影響，并通過(guò)仿真和實(shí)驗(yàn)進(jìn)行了驗(yàn)證。 3、采用上述創(chuàng)新的方案，對(duì)同步時(shí)鐘存儲(chǔ)器進(jìn)行了設(shè)計(jì)，主要工作包括鎖相環(huán)電路中，鑒相器、電荷泵、低通濾波器、壓控振蕩器的設(shè)計(jì)以及LDO放大器的設(shè)計(jì)。仿真結(jié)果證明，采用DPLL，可以將輸出驅(qū)動(dòng)電路的SSN降低50％。 4、在異步時(shí)鐘存儲(chǔ)器中，由于沒(méi)有外部時(shí)鐘，要采用DPLL降低SSN，需

3、要電路內(nèi)部產(chǎn)生非晶振，較穩(wěn)定時(shí)鐘。論文對(duì)此進(jìn)行了設(shè)計(jì)，并且通過(guò)仿真，這種時(shí)鐘的頻率變化在不同的PVT下有56％左右，而一般由CMOS器件組成的環(huán)形振蕩器有290％的變化。在上述情況下，采用DPLL仍能使輸出驅(qū)動(dòng)電路的SSN降低。 5、在電路設(shè)計(jì)的基礎(chǔ)上，本論文充分考慮了版圖設(shè)計(jì)中關(guān)于對(duì)稱性、連線、和電源布局對(duì)電路性能的影響，并完成了版圖的設(shè)計(jì)。 最后，論文對(duì)如何采用新技術(shù)來(lái)降低集成電路大規(guī)模生產(chǎn)中，PVT對(duì)SSN的影響進(jìn)