GHz芯片全局互連線網(wǎng)綜合的研究和開發(fā).pdf

1、集成電路設(shè)計和工藝技術(shù)的飛速發(fā)展,以及應(yīng)用市場不斷增長的需求,對高性能電路特別是高速、低功耗芯片的設(shè)計提出了更高的要求.而芯片中全局互連線網(wǎng)的布線研究,包括時鐘分布電路的設(shè)計和源/地網(wǎng)絡(luò)的優(yōu)化研究,是高性能GHz芯片設(shè)計中最有挑戰(zhàn)性最重要的部分之一.如何設(shè)計滿足超深亞微米、超高速(數(shù)GHZ)、超長線長(數(shù)厘米)、低功耗、特大規(guī)模GHZ時鐘網(wǎng)絡(luò),以及在實現(xiàn)芯片正常運算功能的情況下最大程度地優(yōu)化源/地網(wǎng)絡(luò),都已成為目前國際微電子領(lǐng)域的研究熱

2、點.在特大規(guī)模GHz芯片中,時鐘信號接收端點有成百上千,時鐘信號的傳輸距離為數(shù)厘米,從源到接收端時鐘信號的傳輸延遲將超過系統(tǒng)的時鐘周期,時鐘信號的偏差已經(jīng)比系統(tǒng)的延時更加重要.如何在給定的時鐘偏差范圍內(nèi),將GHz時鐘信號準(zhǔn)確地從時鐘源沒有偏差的、完整的傳輸?shù)矫恳粋€時鐘接收端點,并且盡可能的減少插入的緩沖器數(shù)目,這是學(xué)術(shù)界和工業(yè)界所迫切需要研究的課題.作者作為主要成員之一開發(fā)了一套面向IP的GHz零時滯時鐘樹物理綜合軟件原型ClockSt

3、ar,用來在單層平面上實現(xiàn)時鐘分布電路的構(gòu)造.該軟件采用流水線技術(shù)解決較長連線傳送信號完整性的問題,并在基于理想緩沖器模型和有損傳輸線模型的快速全波形模擬器基礎(chǔ)上,對模擬器模型進行了改進和探索.在具體實現(xiàn)過程中,作者主導(dǎo)開發(fā)了該軟件的系統(tǒng)框架及主要I/O接口,并完成了模擬器和布線器的軟件模塊的設(shè)計和集成工作.另一方面,隨著時鐘頻率的增加和芯片尺寸的縮小,芯片源/地網(wǎng)絡(luò)的設(shè)計變得越來越重要.當(dāng)電流在源/地網(wǎng)絡(luò)中流動的時候,各種寄生效應(yīng),比

4、如電遷移,過大的電壓降,以及Ldi/dt噪聲等都會對其產(chǎn)生影響,導(dǎo)致電路的誤操作.同時源/地網(wǎng)絡(luò)所占用的面積過大也影響到了芯片的尺寸和電路的功耗.如何盡可能優(yōu)化源/地網(wǎng)絡(luò)的面積,并實現(xiàn)芯片的正常運算功能,是當(dāng)前電路設(shè)計領(lǐng)域所面對的重要課題之一.作者從生物界的進化過程得到啟示,將物種進化中的遺傳算法進行了改進,應(yīng)用到源/地網(wǎng)絡(luò)的優(yōu)化設(shè)計之中,從而有效的實現(xiàn)了整個系統(tǒng)的最優(yōu)設(shè)計,并解決了優(yōu)化過程中非線性和線性轉(zhuǎn)化運算中的失真問題.實驗數(shù)據(jù)表