網(wǎng)絡處理器芯片的物理設計研究.pdf

1、現(xiàn)今，集成電路產(chǎn)業(yè)進入了超深亞微米工藝的SOC時代，設計規(guī)模已發(fā)展到了巨大規(guī)模集成電路，工藝的特征尺寸越來越小，集成電路設計方法面臨諸多新的挑戰(zhàn)。工藝和設計規(guī)模的進步不但影響了集成電路設計流程，同時也帶來了諸多急需解決的新問題。特別是在芯片的物理實現(xiàn)方面，由于特征尺寸的變小，互連延遲已上升成為影響芯片流片成功的主要因素?；ミB相互耦合產(chǎn)生的串擾和電源的IR Drop也已成為集成電路后端設計工程師在設計階段必須謹慎考慮的問題。 本文

2、介紹了深亞微米條件下網(wǎng)絡處理器芯片的物理實現(xiàn)和驗證的流程，全面分析了新工藝帶來的物理實現(xiàn)和驗證方面的問題。根據(jù)新工藝的特點采用了業(yè)界常用的一種0.18um工藝條件下的物理設計和驗證流程實現(xiàn)了網(wǎng)絡處理器的物理設計和驗證工作。網(wǎng)絡處理器的綜合工具采用Synopsys公司的Design Compier，布局布線工具采用Cadence公司的SOC Encounter，靜態(tài)時序分析工具采用Synopsys公司的PrimeTime，物理驗證工具采用

3、Mentor公司的Cal ibre。最終網(wǎng)絡處理器考慮串擾延遲后的Setup和Hold的Slack分別為14.44ns和0.46ns，滿足時序約束條件。 1．由于設計規(guī)模已發(fā)展到巨大規(guī)模集成電路，簡單的自頂向下和自底向上的綜合策略已不能滿足設計綜合的需要。雖然自頂向下的綜合策略的優(yōu)化效果明顯好于自底向上的綜合策略，但卻浪費了大量的綜合時間。因此，現(xiàn)今最常采用的是混合模式的綜合策略，它同時兼顧了綜合的優(yōu)化效果和綜合效率。由于以上原

4、因，網(wǎng)絡處理器也采用了混合模式的綜合策略。 2．在深亞微米工藝條件下的自動布局布線是本文重點論述的問題。網(wǎng)絡處理器在布線階段詳細分析了避免互連產(chǎn)生串擾的方法。同時為了布線的簡單，反復嘗試了多種布圖規(guī)劃。布圖規(guī)劃，布局和布線借鑒了一些實用有效的方法。并在論文中給出了網(wǎng)絡處理器的最終版圖。 3．串擾分析是深亞微米工藝條件下需要重點考慮的問題，本文利用靜態(tài)時序分析工具Prime Time對網(wǎng)絡處理器的串擾做了詳細地分析，給出了