高速ADC時鐘系統脈寬穩(wěn)定技術研究.pdf

1、高速ADC需要用輸入時鐘信號的兩個邊沿來生成內部所需的各種定時信號，其動態(tài)性能對時鐘信號的脈沖寬度很敏感，要求時鐘信號脈寬的相對誤差小于±5％。而時間交織結構ADC和多通道采樣技術對時鐘信號脈寬還有特殊要求。因此，必須設計專門的脈寬穩(wěn)定電路以保證高速ADC的動態(tài)特性。
　　本文深入研究了用于高速ADC時鐘系統的脈寬穩(wěn)定技術，并且研究了減小時鐘抖動（Jitter）的方法。基于不同的脈寬控制信號產生方式，研究了基于電荷泵和基于DLL的

2、脈寬穩(wěn)定技術。
　　DLL能輸出等相位間隔的多相時鐘信號，并能保證輸出與輸入時鐘信號同步。在高速ADC中可用來生成多相控制時鐘，消除長信號路徑所導致的時鐘傾斜。在這部分，研究了DLL的實現方法和各個子電路。按照鑒相器（PD）、電荷泵（CP）與電壓控制延遲線（VCDL）這三部分對電路模塊進行具體研究。同時，研究了DLL失鎖問題，提出了解決方案；還研究了加快DLL鎖定速度的方法，設計了相應的電路。
　　在基于電荷泵的脈寬穩(wěn)定電路

3、中，電荷泵用來檢測輸出時鐘信號的脈寬并產生相應的控制信號。通過設定電荷泵充放電電流的比例可以獲得所需的脈沖寬度。用于脈寬穩(wěn)定電路的傳統電荷泵存在動態(tài)失配的問題。本文提出了一種新型電荷泵，其由脈寬穩(wěn)定電路輸出信號控制的充放電電流相等且不變化，設定充放電電流比例的其它電流源經開關直接連接至電荷泵的輸出端。這極大改善了脈寬穩(wěn)定電路中電荷泵的動態(tài)匹配性，簡化了設計。
　　為減小輸出信號的時鐘抖動，設計了一款新的脈寬控制電路。利用所設計的D

4、LL、電荷泵和脈寬控制電路實現了基于DLL的脈寬穩(wěn)定電路與基于電荷泵的脈寬穩(wěn)定電路。利用所設計的啟動電路消除了傳統DLL中的失鎖和鎖定錯誤現象
　　最后，設計了用于12bit-100MSPS雙采樣流水線結構ADC的時鐘電路。該時鐘電路由基于DLL的脈寬穩(wěn)定電路、分頻電路與兩相不交疊時鐘產生電路構成。該電路能產生脈沖寬度10%、100MHz的時鐘信號；提供脈沖寬度50%、100MHz和脈沖寬度50%、50MHz的兩種兩相不交疊時鐘信

5、號。
　　應用SMIC0.18μm-3.3V硅CMOS工藝模型，通過Cadence模擬軟件對基于電荷泵的脈寬穩(wěn)定電路、基于DLL的脈寬穩(wěn)定電路和用于ADC的時鐘電路進行了模擬調試。仿真結果表明：兩種脈寬穩(wěn)定電路輸入信號頻率范圍為50MHz～200MHz，輸入信號脈寬范圍30%～80%；輸出信號脈寬可調范圍為10%～90%?；陔姾杀玫拿}寬穩(wěn)定電路輸出信號脈寬的調節(jié)步長為5%，脈寬相對誤差小于1%；基于DLL的脈寬穩(wěn)定電路輸出信號脈

6、寬的變化步長為10%，10%脈寬信號相對誤差小于3%，20%～90%脈寬信號相對誤差小于1%。DLL鎖定時間小于300ns；輸入信號頻率為100MHz時，輸出時鐘下降沿的周期抖動小于12ps。
　　輸入信號頻率100MHz時，ADC時鐘電路中10%脈寬信號的脈寬相對誤差小于3%，其下降沿的周期抖動小于1ps，下降沿小于90ps（負載電容為1.5pF）；50%脈寬信號的相對誤差小于1%；鎖定時間小于300ns。與采保電路和第一級子A