EDA全局布局中線長估計算法研究.pdf

1、隨著定制化芯片的需求越來越大，對與之配套的電子設計自動化(Electronic Design Automation，EDA)軟件的要求也就越來越高，尤其是在某些特定芯片需要特定功能的EDA軟件支持的情況下。然而，主流EDA軟件基本上被國外少數公司所壟斷，價格昂貴且不易獲得特殊支持，所以研究并開發(fā)具有特定需求的EDA軟件成為當務之急。 EDA軟件主要包括邏輯綜合，布局和布線等功能，其中布局和布線是EDA軟件的重要組成部分。布局布線

2、的效果直接反映EDA軟件的質量，為了衡量布局布線的效果，用于對布局布線進行評估的線長估計函數就顯得十分重要。 論文分析了不同目標芯片類型的布局線長估計函數的特點，在全部線長、執(zhí)行效率、關鍵路徑延遲、擁塞控制等方面，對線長估計函數及布局算法進行了改進，提高了布局算法的執(zhí)行效率和布局結果的精度。通過分析標準單元和FPGA在布局結構、布局特點和布局目標上的異同，總結出兩種類型的線長代價函數的優(yōu)化目標。在標準單元布局線長估計函數方面，首

3、先實現(xiàn)了最小線長、最小關鍵延遲、最小擁塞三種運行模式，并且通過使用帶查找表和高度電路啟發(fā)式分割的斯坦納改進線長估計函數，代替了原有半周長線長估計，大大提高了布局精度；針對FPGA布局線長估計函數的特點，通過引入擁塞和Switch延遲改善了布局的擁塞和延遲控制。 論文設計和實現(xiàn)了基于標準單元的最小分割布局原型系統(tǒng)，并實現(xiàn)了不同線長估計函數，獲得較好的布局結果。對當前主流FPGA布局布線VPR算法作了針對性的改進，實現(xiàn)了6輸入LUT