面向可重構(gòu)陣列結(jié)構(gòu)的任務(wù)調(diào)度算法研究.pdf_第1頁
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文檔簡介

1、可重構(gòu)陣列系統(tǒng)既具有ASIC的高性能、高速度,又具有微處理器的高度通用性和強大的可編程功能,從而恰好彌補了兩者各自的缺陷。但是,制約可重構(gòu)計算廣泛應(yīng)用的一個重要因素是通用處理器和可重構(gòu)陣列之間的配置傳輸時間,數(shù)據(jù)傳輸時間仍然太長,造成整個可重構(gòu)系統(tǒng)性能下降,如何通過任務(wù)調(diào)度提高性能已經(jīng)成為可重構(gòu)系統(tǒng)的重要研究課題。本文首先提出了一種面向具有多個獨立可重構(gòu)運算陣列的可重構(gòu)系統(tǒng)的動態(tài)表調(diào)度算法進行任務(wù)調(diào)度,該表調(diào)度算法采用了能夠利用任務(wù)之間

2、并行性的節(jié)點優(yōu)先級算法:利用某個可重構(gòu)運算陣列的計算時間覆蓋其他可重構(gòu)運算陣列的配置傳輸時間和數(shù)據(jù)傳輸時間。為了驗證可重構(gòu)系統(tǒng)在該任務(wù)調(diào)度算法下性能上的提高,本文搭建了完整具有通用處理器,存儲器,總線和可重構(gòu)運算陣列的可重構(gòu)系統(tǒng),并且基于原有研究開發(fā)了改進版的編譯器。使用編譯器對C程序進行編譯,然后在SOCdesigner平臺上與本文所搭建的可重構(gòu)陣列系統(tǒng)進行了軟硬件協(xié)同仿真,對于IDCT,FFT,4?4矩陣乘法,由于計算時間覆蓋了部分

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