應用于寬帶數(shù)據(jù)通信的CMOS環(huán)振型頻率綜合器研究.pdf

1、幾乎所有的現(xiàn)代通信系統(tǒng)都需要穩(wěn)定的周期信號一時鐘來提供基本的時序基礎。周期時鐘信號的產生由于受制造工藝的限制成為高速通信系統(tǒng)急需解決的問題，這些時鐘信號一般由頻率綜合技術產生。本文系統(tǒng)研究了鎖相型頻率綜合器的基本工作原理、線性建模、環(huán)路噪聲性能，從片內集成易行性、小面積、多相位角度出發(fā)，選擇環(huán)形振蕩器作為電路核心，研究和實現(xiàn)了兩個低成本高性能頻率綜合器的完整設計。 首先，從鎖相技術基本理論出發(fā)，詳細推導了鎖相環(huán)二階線性模型的輸入

2、暫態(tài)響應，從理論上指導環(huán)路阻尼因數(shù)的選取，并對三階開環(huán)(波特圖)和三階閉環(huán)(根軌跡)穩(wěn)定性判定做了詳細分析與驗證，指出三階開環(huán)模型中環(huán)路參數(shù)與直接閉環(huán)中參數(shù)的差異以及適用范圍。同時又從環(huán)振適用性角度出發(fā)，有針對性地推導了幾種振蕩器噪聲模型，選擇經過Eken修正的DaiLiang模型作為環(huán)形振蕩器行為級設計的噪聲估計基礎，并用電路級仿真結果進行驗證。 然后，系統(tǒng)總結了現(xiàn)有環(huán)振的典型結構，并針對高頻應用下環(huán)振VCO的工藝和溫度相關頻

3、偏與小增益的矛盾，提出并設計一種新型基于多通路交叉耦合結構的可選負載延遲單元，在避免太大VCO增益的前提下，有效解決了高頻環(huán)振在極端工藝角下增益曲線無法覆蓋中心頻率問題，并將其成功應用于高頻環(huán)振型頻率綜合器的設計中。 接著，在實現(xiàn)以太網低抖動低功耗高性能的頻率綜合器設計中，為了有效解決超精細相位性能與成本的矛盾，提出一種新穎的動態(tài)電壓模相位內插電路，與8級環(huán)振VCO相配合，為系統(tǒng)同時滿足發(fā)送與接收需求起到至關重要的作用。芯片采用

4、0.18um標準CMOS工藝，電源電壓為1.8V。電路經流片驗證，性能穩(wěn)定優(yōu)良(125MHz時鐘rms iitter≈11ps＠25MHz晶振輸入rillS jitter≈16ps)，且有較小的功耗和面積。 最后，針對高頻環(huán)振型頻率綜合器設計這一挑戰(zhàn)，我們從系統(tǒng)的行為級參數(shù)設定和模塊噪聲估算著手，同時考慮低噪聲和低功耗的權衡，設計出一個綜合指標優(yōu)良的高頻(～5GHz)環(huán)振型頻率綜合器。它采用了文中介紹的自動校準頻偏的新型VCO，

5、并配合差分電荷泵(及共模反饋)改善控制電壓共模紋波。在實現(xiàn)差分控制電壓轉單端時，又設計一個新穎的DTOS(Differential-To-Single)模塊，不僅提供幾乎工藝無關的精準增益，調節(jié)控制電壓的電平至VCO需要的電壓范圍，而且又產生一個額外的高階環(huán)路極點，濾除環(huán)路中高頻噪聲。芯片采用0.18um標準CMOS工藝，核心模塊電壓為1.8V。在任意波形發(fā)生器作為參考時鐘條件下，測試得到正確的鎖相功能和較好的相位噪聲(-100dBc/