分片式處理器上非均勻一致Cache的設計與優(yōu)化.pdf

1、分片式處理器能夠很好地應對納米工藝代芯片設計中存在的功耗、線延遲和設計復雜性問題，充分地利用日益增長的片上晶體管資源以提升應用的性能，但對其上的Cache設計提出了新的要求。一方面，需要有分片式的Cache結構以滿足大量執(zhí)行單元的并發(fā)訪存需求；另一方面，需要有分布式內(nèi)存依賴解析機制以保證分布式的訪存順序。與傳統(tǒng)的全局控制的Cache結構相比，非均勻一致Cache結構(NUCA，Non-Uniform Cache Architecture

2、)能夠滿足上述要求，更好地適應分片式處理器體系結構。本文設計了分片式處理器上的非均勻一致的二級和一級Cache結構，并根據(jù)分片式處理器中特有的訪存特征對非均勻一致的一級Cache的結構進行優(yōu)化，提出了Load本地化執(zhí)行模型，最終評估了模型的性能和開銷。該研究工作對分片式處理器上Cache結構的設計具有一定的指導意義。 本文對非均勻一致二級和一級Cache的設計和優(yōu)化均基于實驗室所研究的分片式處理器-指令級并行核(TPA-PI，T

3、iled Processor Architecture-Processor For ILP)。主要研究成果包括：(1)為TPA-PI設計了非均勻一致二級Cache，設計包括：靜態(tài)數(shù)據(jù)映射方式，片上網(wǎng)絡互連，Cache Bank內(nèi)部結構，Cache事務處理邏輯，以及Cache流水線。并使用C語言編寫了面向硬件實現(xiàn)的TPA-PI的二級Cache模擬器。該部分亦可以作為普適的靜態(tài)非均勻一致Cache的設計實例。(2)針對TPA-PI上非均勻一

4、致一級Cache中存在的Load指令的長路由延遲問題，進行了相關的設計優(yōu)化。首先剖析了結構中的訪存行為特征，并根據(jù)Load指令數(shù)據(jù)端和發(fā)射端不一致的情況，分析其中可能獲得的性能提升潛力，據(jù)此設計了Load本地化執(zhí)行的優(yōu)化模型，并設計了多種拷貝策略和一致性維護策略以控制拷貝和Store廣播的開銷。(3)從功能和時序模擬兩個方面評估了Load本地化執(zhí)行模型的性能和開銷。經(jīng)實驗觀測，基本模型可以獲得平均5.72％的性能提升，拷貝開銷對于Cac