數(shù)字下變頻的抽取濾波器組的ASIC設(shè)計(jì).pdf

1、數(shù)字下變頻是軟件無(wú)線電的核心技術(shù)之一。其基本功能是從高速中頻數(shù)字信號(hào)中提取所需的窄帶信號(hào)，將其下變頻為基帶信號(hào)，降低數(shù)據(jù)率，以供后續(xù)DSP器件作進(jìn)一步處理。 抽取濾波器組是數(shù)字下變頻中的核心模塊，它通過(guò)抽取、濾波將下變頻后的高速信號(hào)降速，使其能夠滿足后級(jí)器件處理速度的要求。時(shí)域上對(duì)信號(hào)進(jìn)行抽取會(huì)導(dǎo)致其頻譜的擴(kuò)展與混疊，因此，需要設(shè)計(jì)滿足抗混疊要求的數(shù)字濾波器，且該濾波器性能的好壞直接影響數(shù)字下變頻器的性能。 本文首先介紹

2、了數(shù)字下變頻原理和基本結(jié)構(gòu)，對(duì)其主要算法：CORDIC算法、分布式算法、重采樣理論、反饋控制理論等分別進(jìn)行了適當(dāng)討論。 本文研究了抽取濾波器組中各濾波器理論，采用折疊技術(shù)和復(fù)用技術(shù)優(yōu)化HB濾波器結(jié)構(gòu)，采用分布式算法優(yōu)化FIR濾波器結(jié)構(gòu)，降低了電路功耗，節(jié)約了硬件資源。 根據(jù)上述討論的算法，本文設(shè)計(jì)了抽取濾波器組中CIC模塊、HB模塊和FIR模塊的RTL實(shí)現(xiàn)結(jié)構(gòu)。 本文從ASIC設(shè)計(jì)流程入手，介紹數(shù)字下變頻電路為保

3、證芯片成功而采取的一些特殊策略，如復(fù)位機(jī)制和存儲(chǔ)器設(shè)計(jì)方法等，以及基于0.13um工藝庫(kù)進(jìn)行綜合、可測(cè)性設(shè)計(jì)、靜態(tài)時(shí)序分析、布局布線時(shí)遇到的具體問(wèn)題與解決方法。 為了驗(yàn)證根據(jù)本文提出的設(shè)計(jì)方法設(shè)計(jì)的數(shù)字下變頻芯片性能，本文最后討論了數(shù)字下變頻的系統(tǒng)建模、FPGA驗(yàn)證與ASIC芯片測(cè)試方法，并對(duì)測(cè)試結(jié)果進(jìn)行了分析。 本論文中所討論的算法與ASIC芯片設(shè)計(jì)方法等已在論文作者參與的高速數(shù)字下變頻芯片項(xiàng)目中實(shí)現(xiàn)。本數(shù)字下變頻設(shè)計(jì)