加速器互連網絡節(jié)點的研究.pdf

1、大數據處理、高性能計算、消費電子等應用的不斷涌現與升級對處理器的計算能力提出了新的要求。依靠增加規(guī)模、提高頻率的方式來提升處理器性能，不僅會增加硬件開銷、加大系統能耗，也使得系統的設計和生產難度加大。硬件加速器作為一種專用的處理模塊，能夠有效地代替主處理器完成特定的計算任務。通過選擇合適的芯片設計加速處理模塊，并將具有不同功能的模塊互連構成加速陣列幫助處理器執(zhí)行特定的計算任務，不僅能夠滿足系統的應用需要，也降低了系統的開銷和能耗。因此，

2、融合加速和硬件加速器的虛擬化應用以及互連技術是解決該問題的關鍵。隨著加速器互連技術的發(fā)展，FPGA以其豐富的內部資源，便捷的設計方式和較低的功耗和成本為各類定制硬件加速器的設計提供了極大的便利；網絡通信的方式解決了其他連接方式擴展性差，時延長，需要全局同步等問題。采用網絡互連方式構成的加速器互連網絡成為未來加速器發(fā)展的趨勢。
　　本文的主要研究內容包括：(1)分析了加速器的基本概念和發(fā)展趨勢，研究了硬件加速器的原理和結構，總結出加

3、速器互連網絡的關鍵技術。通過對加速器互連網絡中加速路經的分析，總結出不同類型節(jié)點在加速路徑中的不同功能。并在路由器結構的基礎上，給出了加速器互連網絡節(jié)點的一般結構。(2)提出了一種全新的虛擬雙通道加速器節(jié)點結構。該結構為加速任務劃分出單獨的虛信道單元，將加速路徑和路由路徑進行分離，解決了節(jié)點輸入端口加速任務和路由任務對虛信道單元的競爭問題；并將節(jié)點內加速處理單元設計在路由器內部，有效降低了數據在節(jié)點內的傳輸時延。(3)本文建立了仿真平臺

4、，測試了不同規(guī)模加速器互連網絡的性能，對比了采用虛擬雙通道節(jié)點的加速器互連網絡和采用一般結構的加速器互連網絡的性能參數，前者在時延上性能提高約30.14％，吞吐量上性能提高約57.13％，極大提升了加速器互連網絡的性能。(4)通過對加速節(jié)點內各功能單元的分析，總結出各單元的結構對加速器互連網絡開銷和功耗的影響，得出了在網絡拓撲和路由算法等因素確定的情況下，虛信道單元中FIFO電路的參數對網絡性能影響較大的結論。通過仿真，測試了采用不同深