畢業(yè)論文--集成電路串擾問題的仿真分析

1、<p>　　編號 </p><p><b>　　畢業(yè)設計</b></p><p><b>　　二〇一二年六月</b></p><p>　　集成電路串擾問題的仿真分析</p><p><b>　　摘 要</b></p>

2、;<p>　　本文研究了集成電路設計理論與計算電磁學中的相關知識，其主要目的是研究如何解決串擾對電路的危害。論文以HFSS仿真實驗為基礎，對串擾問題的主要參數(shù)進行了詳細的分析，并且通過總結對各個參數(shù)進行優(yōu)化，對于實際設計具有一定的理論指導意義和應用參考價值。通過HFSS等仿真軟件對集成電路進行電磁場的仿真分析；分析具體的集成電路串擾問題。論文首先簡單介紹集成電路串擾問題的來源及國內外進展，然后詳細介紹了集成電路串擾問題的原

3、理，包括串擾的基本概念和表現(xiàn)方式。并且重點運用HFSS的仿真方法，實現(xiàn)了集成電路串擾問題的仿真。給出了串擾問題表現(xiàn)形式，并描述了集成電路串擾問題綜合布線的危害。通過實驗仿真得出不論是耦合長度、線間距還是介質層厚度各個參數(shù)都對集成電路的串擾問題產(chǎn)生影響，并且可以通過改變各參數(shù)來減小串擾問題。 </p><p>　　關鍵詞：集成電路，串擾問題，HFSS仿真</p><p>　　Modeling

4、 and simulation of crosstalks in integrated circuits</p><p><b>　　Abstract</b></p><p>　　In this paper, the knowledge of the integrated circuit design theory and computational electrom

5、agnetics are studied. The main purpose is to study how to solve the interference to circuit hazards. It is based on the HFSS simulation experiments, carried out a detailed analysis of the main parameters of the crosstalk

6、, and by summing up the various parameters to optimize the theoretical significance and application of reference value for the actual design. Analysis of specific IC crosstalk problems </p><p>　　Key Words：in

7、tegrated circuit；Crosstalk；HFSS simulation</p><p><b>　　目 錄</b></p><p><b>　　摘 要i</b></p><p>　　Abstractii</p><p>　　第一章 引 言- 1 -</p>

8、<p>　　1.1目前集成電路行業(yè)的發(fā)展狀況- 1 -</p><p>　　1.1.1世界集成電路產(chǎn)業(yè)發(fā)展現(xiàn)狀- 1 -</p><p>　　1.1.2集成電路技術發(fā)展趨勢- 4 -</p><p>　　1.1.3我國集成電路產(chǎn)業(yè)現(xiàn)狀- 4 -</p><p>　　1.1.4目前此領域的研究背景- 6 -</p>

9、;<p>　　1.2信號完整性- 8 -</p><p>　　1.3 串擾理論分析- 9 -</p><p>　　1.3.1互感- 10 -</p><p>　　1.3.2互容- 11 -</p><p>　　1.3.3近端串擾- 12 -</p><p>　　1.3.4遠端串擾- 12 -&

10、lt;/p><p>　　1.4本論文研究的問題和意義- 13 -</p><p>　　第二章 串擾導致的幾種影響- 14 -</p><p>　　2.1串擾引起的誤觸發(fā)- 14 -</p><p>　　2.2串擾引起的時序障礙- 15 -</p><p>　　2.2.1串擾引起的時延改變- 15 -</p&

11、gt;<p>　　2.2.2時延故障模型- 17 -</p><p>　　2.2.3精確串擾通路時延故障- 19 -</p><p>　　2.2.4 串擾引起躍遷時間的變化- 20 -</p><p>　　第三章 串擾問題的仿真及分析- 21 -</p><p>　　3．1微帶線間串擾的仿真模型建立- 21 -<

12、/p><p>　　3．2各參數(shù)對串擾的影響及仿真- 23 -</p><p>　　3.2.1信號頻率對串擾強度的影響- 23 -</p><p>　　3.2.2介質板厚度對串擾的影響- 24 -</p><p>　　3.2.3微帶線長度對串擾的影響- 27 -</p><p>　　3.2.4微帶線間距對串擾的影響

13、- 29 -</p><p>　　3.2.5隔離帶法抑制串擾- 30 -</p><p>　　3.3對仿真結果進行分析總結- 34 -</p><p>　　第四章 總結與展望- 36 -</p><p>　　參考文獻- 37 -</p><p><b>　　致謝- 38 -</b><

14、;/p><p><b>　　引 言</b></p><p>　　隨著電子產(chǎn)品功能的日益復雜和性能的提高，印刷電路板的密度和其相關器件的頻率都不斷攀升，保持并提高系統(tǒng)的速度與性能成為設計者面前的一個重要課題。信號頻率變高，邊沿變陡，印刷電路板的尺寸變小，布線密度加大等都使得串擾在高速PCB設計中的影響顯著增加。串擾問題是客觀存在，但超過一定的界限可能引起電路的誤觸發(fā)，導致

15、系統(tǒng)無法正常工作。設計者必須了解串擾產(chǎn)生的機理，并且在設計中應用恰當?shù)姆椒?，使串擾產(chǎn)生的負面影響最小化。</p><p>　　1.1 目前集成電路行業(yè)的發(fā)展狀況</p><p>　　1.1.1 世界集成電路產(chǎn)業(yè)發(fā)展現(xiàn)狀</p><p>　　集成電路產(chǎn)業(yè)是知識密集、技術密集和資金密集型產(chǎn)業(yè)，世界集成電路產(chǎn)業(yè)發(fā) 展迅速，技術日新月異。目前,以集成電路為核心的電子信息產(chǎn)業(yè)

16、超過了以汽車、石油、鋼鐵為代表的傳統(tǒng)工業(yè)成為第一大產(chǎn)業(yè),成為改造和拉動傳統(tǒng)產(chǎn)業(yè)邁向數(shù)字時代的強大引擎和雄厚基石。1999年全球集成電路的銷售額為1250億美元,而以集成電路為核心的電子信息產(chǎn)業(yè)的世界貿(mào)易總額約占世界GNP的3%,現(xiàn)代經(jīng)濟發(fā)展的數(shù)據(jù)表明,每l~2元的集成電路產(chǎn)值,帶動了10元左右電子工業(yè)產(chǎn)值的形成,進而帶動了100元GDP的增長。目前,發(fā)達國家國民經(jīng)濟總產(chǎn)值增長部分的65%與集成電路相關；美國國防預算中的電子含量已占據(jù)了半

17、壁江山(2001年為43.6%)。預計未來10年內,世界集成電路銷售額將以年平均15%的速度增長,2010年將達到6000~8000億美元。作為當今世界經(jīng)濟競爭的焦點,擁有自主版權的集成電路已日益成為經(jīng)濟發(fā)展的命脈、社會進步的基礎、國際競爭的籌碼和國家安全的保障。美國、日本、韓國和臺灣地區(qū)是當今世界集成電路產(chǎn)業(yè)的佼佼者，尤其美、日和歐洲等國家占據(jù)產(chǎn)業(yè)鏈的上游，掌握著設計、生產(chǎn)、裝備等核心技術。隨著信息產(chǎn)品市場需求的增長，尤其通過<

18、/p><p>　　面對集成電路產(chǎn)業(yè)如此迅猛的發(fā)展勢頭和誘人前景，發(fā)達國家以及許多發(fā)展中國家和地區(qū)紛紛制定21 世紀集成電路中長期發(fā)展規(guī)劃，搶占制高點，以掌握未來信息技術核心的主動權。美國半導體技術協(xié)會成立了微電子學高級研究公司，重點研究8-10 年后微電子領域可能出現(xiàn)的技術。日本實施超尖端電子技術開發(fā)計劃，主要開發(fā)2005-2010 年半導體技術，并成立超大型硅(硅為制造集成電路的主要材料)研究所，開發(fā)18 英寸硅片

19、關鍵技術。集成電路最重要的生產(chǎn)過程包括:開發(fā)EAD(電子設計自動化)工具，利用EAD 進行集成電路設計，根據(jù)設計結果在硅圓片上加工芯片(主要流程為薄膜制造、曝光和刻蝕)，對加工完畢的芯片進行測試，為芯片進行封裝，最后經(jīng)應用開發(fā)將其裝備到整機系統(tǒng)上與最終消費者見面。</p><p>　　20 世紀80 年代中期我國集成電路的加工水平為5 微米，其后，經(jīng)歷了3、1、0.8、0.5、0.35 微米的發(fā)展，目前達到了0.

20、18 微米的水平，而當前國際水平為0.09 微米(90 納米)，我國與之相差約為2-3 代。</p><p>　　(1) 設計工具與設計方法。隨著集成電路復雜程度的不斷提高，單個芯片容納器件的數(shù)量急劇增加，其設計工具也由最初的手工繪制轉為計算機輔助設計(CAD)，相應的設計工具根據(jù)市場需求迅速發(fā)展，出現(xiàn)了專門的EAD 工具供應商。目前，EAD 主要市場份額為美國的Cadence、Synopsys 和Mentor

21、等少數(shù)企業(yè)所壟斷。中國華大集成電路設計中心是國內唯一一家EDA 開發(fā)和產(chǎn)品供應商。</p><p>　　由于整機系統(tǒng)不斷向輕、薄、小的方向發(fā)展，集成電路結構也由簡單功能轉向具備更多和更為復雜的功能，如彩電由5 片機到3 片機直到現(xiàn)在的單片機，手機用集成電路也經(jīng)歷了由多片到單片的變化。目前，SOC 作為系統(tǒng)級集成電路，能在單一硅芯片上實現(xiàn)信號采集、轉換、存儲處理和I/O 等功能，將數(shù)字電路、存儲器、MUP、MCU、

22、DSP 等集成在一塊芯片上實現(xiàn)一個完整系統(tǒng)的功能。它的制造主要涉及深亞微米技術，特殊電路的工藝兼容技術，設計方法的研究，嵌入式IP 核設計技術，測試策略和可測性技術，軟硬件協(xié)同設計技術和安全保密技術。SOC 以IP 復用為基礎，把已有優(yōu)化的子系統(tǒng)甚至系統(tǒng)級模塊納入到新的系統(tǒng)設計之中，實現(xiàn)了集成電路設計能力的第4 次飛躍。</p><p>　　(2) 制造工藝與相關設備。集成電路加工制造是一項與專用設備密切相關的技

23、術，俗稱“一代設備，一代工藝，一代產(chǎn)品”。在集成電路制造技術中，最關鍵的是薄膜生成技術和光刻技術。光刻技術的主要設備是曝光機和刻蝕機，目前在130nm 的節(jié)點是193nmDUV(Deep Ultraviolet Lithography)或是以光學延展的248nmDUV 為主要技術，而在100nm 的節(jié)點上則有多種選擇:157nmDUV、光學延展的193nmDLV 和NGL。在70nm 的節(jié)點則使用光學延展的157nmDUV 技術或者選擇

24、NGL 技術。到了35nm 的節(jié)點范圍以下，將是NGL 所主宰的時代，需要在EUV 和EPL 之間做出選擇。此外，作為新一代的光刻技術，X 射線和離子投影光刻技術也在研究之中。</p><p>　　(3) 測試。由于系統(tǒng)芯片(SOC)的測試成本幾乎占芯片成本的一半，因此未來集成電路測試面臨的最大挑戰(zhàn)是如何降低測試成本。結構測試和內置自測試可大大縮短測試開發(fā)時間和降低測試費用。另一種降低測試成本的測試方式是采用基于

25、故障的測試。在廣泛采用將不同的IP 核集成在一起的情況下，還需解決時鐘異步測試問題。另一個要解決的問題是提高模擬電路的測試速度。</p><p>　　(4) 封裝。電子產(chǎn)品向便攜式/小型化、網(wǎng)絡化和多媒體化方向發(fā)展的市場需求對電路組裝技術提出了苛刻需求，集成電路封裝技術正在朝以下方向發(fā)展:</p><p>　　① 裸芯片技術。主要有COB(Chip Oil Board)技術和FlipChi

26、p(倒裝片)技術兩種形式。</p><p>　?、?微組裝技術。是在高密度多層互連基板上，采用微焊接和封裝工藝組裝各種微型化片式元器件和半導體集成電路芯片，形成高密度、高速度、高可靠的三維立體機構的高級微電子組件的技術，其代表產(chǎn)品為多芯片組件(MCM)。</p><p>　?、?圓片級封裝。其主要特征是:器件的外引出端和包封體是在已經(jīng)過前工序的硅圓片上完成，然后將這類圓片直接切割分離成單個

27、獨立器件。</p><p>　?、?無焊內建層(Bumpless Build-Up Layer，BBUL)技術。該技術能使CPU 內集成的晶體管數(shù)量達到10 億個，并且在高達20GHz 的主頻下運行，從而使CPU 達到每秒1 億次的運算速度。此外，BBUL 封裝技術還能在同一封裝中支持多個處理器，因此服務器的處理器可以在一個封裝中有2 個內核，從而比獨立封裝的雙處理器獲得更高的運算速度。此外，BBUL封裝技術還能

28、降低CPIJ 的電源消耗，進而可減少高頻產(chǎn)生的熱量。</p><p>　　(5) 材料。集成電路的最初材料是鍺，而后為硅，一些特種集成電路(如光電器件)也采用三五族(如砷化嫁)或二六族元素(如硫化福、磷化錮)構成的化合物半導體。由于硅在電學、物理和經(jīng)濟方面具有不可替代的優(yōu)越性，故目前硅仍占據(jù)集成電路材料的主流地位。鑒于在同樣芯片面積的情況下，硅圓片直徑越大，其經(jīng)濟性能就越優(yōu)越，因此硅單晶材料的直徑經(jīng)歷了1、2、3

29、、5、6、8 英寸的歷史進程，目前，國內外加工廠多采用8 英寸和12 英寸硅片生產(chǎn)，16 和18 英寸(450mm)的硅單晶及其設備正在開發(fā)之中，預計2016 年左右18 英寸硅片將投入生產(chǎn)。此外，為了適應高頻、高速、高帶寬的微波集成電路的需求，SOI(Silicon-on-Insulator)材料，化合物半導體材料和鍺硅等材料的研發(fā)也有不同程度的進展。</p><p>　　(6) 應用。應用是集成電路產(chǎn)業(yè)鏈中不

30、可或缺的重要環(huán)節(jié)，是集成電路最終進入消費者手中的必經(jīng)之途。除眾所周知的計算機、通信、網(wǎng)絡、消費類產(chǎn)品的應用外，集成電路正在不斷開拓新的應用領域，諸如微機電系統(tǒng)，微光機電系統(tǒng)，生物芯片(如DNA 芯片)，超導等,這些創(chuàng)新的應用領域正在形成新的產(chǎn)業(yè)增長點。</p><p>　　(7) 基礎研究?；A研究的主要內容是開發(fā)新原理器件，包括：共振隧穿器件(RTD)、單電子晶體管(SET)、量子電子器件、分子電子器件、自旋電

31、子器件等。技術的發(fā)展使微電子在21 世紀進入了納米領域，而納米電子學將為集成電路帶來一場新的革命。</p><p>　　1.1.2 集成電路技術發(fā)展趨勢</p><p>　　（1）集成電路設計。目前，世界集成電路技術已經(jīng)進入納米時代，國際高端集成電路主流技術的線寬是0.13－0.25微米，國際高端集成電路領先技術的線寬是0.065－0.13微米。我國已經(jīng)能夠自行設計0.18微米、1000萬

32、門級的集成電路，有的企業(yè)甚至已經(jīng)達到設計0.13微米的技術水平。未來5－10年面向系統(tǒng)級芯片（SOC）的設計方法將成為技術熱點，設計線寬將達到0.045微米，芯片集成度將達到10的8－9次方，電子設計自動化（EDA）技術廣泛應用，IP復用技術將得到極大完善。 （2）芯片制造。目前國際高端集成電路晶片直徑是12英寸，近年內16英寸晶片將面世，納米級光刻工藝將廣泛使用，新型器件結構的產(chǎn)生將帶動新工藝產(chǎn)生。 （3）封裝?，F(xiàn)有占主流

33、的陣列式封裝方式將讓位給芯片級、晶片級封裝，更先進的系統(tǒng)級等封裝方式將進入實用化。芯片實現(xiàn)表面貼裝，封裝與組裝界限將消失。</p><p>　　1.1.3 我國集成電路產(chǎn)業(yè)現(xiàn)狀</p><p>　　1、基本情況 自1965年，我國研制出第一塊雙極型集成電路以來，經(jīng)過40多年的發(fā)展，我國集成電路產(chǎn)業(yè)目前已初步形成了設計業(yè)、芯片制造業(yè)及封裝測試業(yè)三業(yè)并舉、比較協(xié)調的發(fā)展格局，出現(xiàn)長江三

34、角洲、京津地區(qū)和珠江三角洲三個相對集中的產(chǎn)業(yè)區(qū)，建立了多個國家集成電路產(chǎn)業(yè)化基地。制造業(yè)的技術工藝已進入國際主流領域，設計和封裝技術接近國際水平，但我國的整體水平與國際水平相差2－3代。目前我國已在北京和無錫分別建成代表國際領先技術水平的12英寸集成電路生產(chǎn)線，另外，湖北省和武漢市共同投資的一條12英寸生產(chǎn)線于2006年6月開工，中芯國際在上海的12英寸集成電路生產(chǎn)線擴建項目即將破土動工。 2006年中國整個半導體市場規(guī)模突破5

35、800億元，而其中集成電路市場占了絕大部分。2006年中國集成電路市場銷售額為4862.5億元，同比增長27.8%。2006年國內集成電路產(chǎn)業(yè)銷售收入與總產(chǎn)量的同比增幅與2005年的同比增幅28.8%和19%相比，有較大幅度的提高。中國集成電路產(chǎn)業(yè)規(guī)模從上個世紀90年初的10億元發(fā)展到2000年突破百億元，用了近10年的時間，而從百億元擴大到千億元，則用了僅僅6年</p><p>　　集成電路“十二五”規(guī)劃提出，

36、國內集成電路產(chǎn)業(yè)要在“十一五”取得的基礎上進一步加速發(fā)展。到2015年，產(chǎn)業(yè)規(guī)模在2010年的基礎上再翻一番以上，銷售收入超過3000 億元，在世界集成電路市場份額提高到14%以上，滿足國內30% 的市場需求。要實現(xiàn)這個目標必須要大力開發(fā)高性能集成電路產(chǎn)品。圍繞移動互聯(lián)網(wǎng)、信息家電、三網(wǎng)融合、物聯(lián)網(wǎng)、智能電網(wǎng)和云計算等新興產(chǎn)業(yè)的應用需求，積極推進先進芯片制造線建設與升級，增強封裝測試能力和水平等方面進行創(chuàng)新。 2、主要特點

37、 （1）技術創(chuàng)新取得新的突破。集成電路設計業(yè)領域自主創(chuàng)新的產(chǎn)品種類增多，技術水平大大提高。我國已有“方舟”、“龍芯”、北大眾志等為代表的國產(chǎn)CPU。北京海爾集成電路設計公司的“愛國者3號”數(shù)字電視解碼芯片；中星微電子的“星光”系列音視頻解碼芯片等大量國內具有自主知識產(chǎn)權的產(chǎn)品研制成功并投向市場，標志著我國集成電路自主創(chuàng)新設計水平已經(jīng)開始步入世界先進行列。由復旦大學、清華大學、凌訊科技聯(lián)合研制的我國具有自主知識產(chǎn)權的數(shù)字高清晰度地面?zhèn)鬏斠?/p>

38、動接收系統(tǒng)專用芯片——“中視一號”通過技術鑒定，技術水平達到國際先進水平。由清華同方、中國華</p><p>　　1.1.4 目前此領域的研究背景</p><p>　　今天，國際設計師們或者求助于類似SPCIE 的仿真器或者一些點工具，作為信號完整性解決方案用來測量他們的設計的串擾效應和壓降。雖然這些類似SPIEC 的仿真工具往往可以提供更好的精確度，它們卻受到主容量的限制以及速度慢的影響

39、。這個缺陷在分析電源網(wǎng)絡的功耗時顯得更為突出，因為這時寄生參數(shù)文件比信號寄生參數(shù)文件大得多。比如:一條關鍵的路徑的網(wǎng)表可能包含成千上萬個晶體管以及成百上千的耦合電容。這樣大小的網(wǎng)表將需要幾天的仿真運行時間?？梢韵胂?，在達標需要的各種工作環(huán)境下運行最大/最小延遲的計算將會變得更為復雜。這種慢速的性能使得很耗資源的類SPICE 仿真工具再做百萬門級設計的時候變的不實際，甚至是不可能。</p><p>　　許多IC 設

40、計師也嘗試通過傳統(tǒng)的SAT(靜態(tài)時序分析)技術用一種近似的方法來模擬SI的影響。為了得到耦合電容在時序上影響的粗略估計，兩線之間的耦合電容被乘法器乘起來并加到這兩條線上。計算最大延遲時使用2X 的經(jīng)驗乘法器，計算最小延遲時使用0X。然而，這種分析方法或者被認為是過于悲觀的約束，這導致了非最優(yōu)的電路性能，或者被認為是可能導致硅片實現(xiàn)的失敗的過于樂觀的約束。另外，這種分析方式不耗費資源因為它不考慮串擾噪聲的影響和壓降延遲的影響。目前，設計師

41、們己經(jīng)開始使用各種不同的點工具來分析信號完整性的影響。其中的一些解決方案使用集成的SI 分析以及基于標準延遲格式(.sdf)流程。這些工具需要使用此靜態(tài)時序分析工具提供的信號轉換窗口信息并計算串擾對于延遲的影響。然后這些信息又被反饋給靜態(tài)時序分析工具，工具再利用增量sdf 進行最后的sigh-off 級的分析。這種流程在很多方面都存在不精確性并且數(shù)據(jù)傳輸也很沒有效率。比如:在分析串擾延遲時，信號轉換時序窗口需要被考慮以決定net 之間的

42、影響關系。然而在計算串擾延遲影響時，串擾延遲反過來又會影響時序窗口。另外，基于SDF 的流程不能解決遷移時間</p><p>　　集成電路，集成50~100 個元器件為中規(guī)模集成電路，集成100 個以上的元器件為大規(guī)模集成電路；對數(shù)字集成電路，一般認為集成1~10 等效門/片或10~100 個元件/片為小規(guī)模集成電路，集成10~100 個等效門/片或100~1000 元件/片為中規(guī)模集成電路，集成100~10，0

43、00 個等效門/片或1000~100，000 個元件/片為大規(guī)模集成電路，集成10，000 以上個等效門/片或100，000 以上個元件/片為超大規(guī)模集成電路。</p><p>　　當時代進入超大規(guī)模集成電路后，隨著工藝尺寸下降到130nm 以下當時代進入超大規(guī)模集成電路后，隨著工藝尺寸下降到130nm 以下以及頻率要求的顯著提高，設計團隊們遇到的最大的挑戰(zhàn)己成為確保信號的完整性(SI:Signal Intger

44、iyt)。信號完整性的影響包括串擾延遲，噪聲毛刺和壓降。在超深亞微米階段(0.18Lm 以下)，如何保證信號的完整越來越重要，而由信號完整性引起的邏輯和時序問題，常使芯片不能實現(xiàn)時序的正確收斂，或在測試過程中不能正常工作。串擾就是最常見的信號完整性問題。當兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節(jié)點傳到另一個節(jié)點的耦合電容(Coupling Capacita)，串擾由此而來。隨著每次超深亞微米(Ul

45、tra Deep SubMicron，UDSM)新工藝技術的出現(xiàn)，特性尺寸、線寬和線間距都將進一步縮小，設計人員都想在裸片保持不變的情況下，把更多功能擠進片上系統(tǒng)中，這無疑將大大增加布線的復雜度，使得線路更加擁擠。由于金屬阻抗與其寬度成反比，為追求更小的阻抗，金屬線的厚度不斷地增加，層數(shù)也不斷增加，且金屬線的長度比以往更長。</p><p>　　圖1.1 由于工藝尺寸縮小產(chǎn)生信號完整性影響導致的失敗率</p

46、><p>　　在設計執(zhí)行中忽略這些影響將很可能導致設計在硅片上實現(xiàn)的時候失敗或者不能滿足性能指標。最近的研究表明:隨著工藝尺寸的逐漸變小，電路仍可以按預期正常工作的概率急劇下降，而由于故障導致的重加工，可能性顯著提高(見圖1.1)。介于如今市場的緊縮和數(shù)百萬美元的返工成本，后期的設計失敗對于半導體公司的在經(jīng)濟上的打擊無疑是致命的。所以進行信號完整性分析使設計最終達標簽收成為當今設計工程師面臨的當務之急。隨著中國IC

47、設計公司向深亞微米工藝靠攏，設計的復雜性不斷加大，也帶來了信號完整性、可測試設計以及設計周期延長等問題。這就要求設計團隊優(yōu)化設計流程，引進先進的設計方法學，并借助適合的EAD 工具應對這一系列的挑戰(zhàn)。</p><p><b>　　1.2 信號完整性</b></p><p>　　信號完整性是指信號在電路中以正確的時序和電壓做出響應的能力，也指在信號線上的信號質量[1]。

48、如果電路中信號能夠以要求的時序、持續(xù)時間和電壓幅度到達接收器，則可確定該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現(xiàn)了信號完整性問題。</p><p>　　廣義上講，信號完整性指的是在高速系統(tǒng)中由互連線引起的所有問題，主要研究互連線與數(shù)字信號的電壓電流波形相互作用時其電氣特性參數(shù)如何影響產(chǎn)品的性能，這些問題主要分為以下三種影響:</p><p>　　(l)高速數(shù)字電路的信號

49、完整性問題主要包括信號的反射、串擾、信號延遲和時序錯誤等。</p><p>　　(2)電源完整性是指系統(tǒng)運行過程中電源的波動情況，或者說電源波形的質量。在高速數(shù)字電路中，當數(shù)字集成電路上電工作時，它內部的門電路輸出會發(fā)生從高到低或者從低到高的狀態(tài)轉化，這時會產(chǎn)生一個瞬間變化的電流，這個電流在流經(jīng)回流路徑上存在的電感時會形成交流壓降，從而引起噪聲，當同時發(fā)生狀態(tài)轉換的輸出緩沖器較多時，這個壓降將足夠大，從而導致電源

50、完整性問題，將這種噪聲稱為同步開關噪聲 (simultaneousSwitchNoise，SSN)，也叫噪聲。</p><p>　　(3)電磁兼容性在國家標準GB/T4365一1995《電磁兼容術語》對電磁兼容(Electromagnetic Compatibility)定義為:“設備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對該環(huán)境中的任何事物構成不能承受的電磁騷擾的能力”。</p><p>

51、　　在數(shù)字電路中，信號完整性問題主要表現(xiàn)為振鈴、過沖、欠沖、時延、同步切換噪聲和地彈等現(xiàn)象。為了正確識別和處理數(shù)據(jù)，IC要求數(shù)據(jù)在時鐘邊沿前后處于穩(wěn)定狀態(tài)。這段時間內如果信號不穩(wěn)定或狀態(tài)發(fā)生改變，IC就可能誤判甚至丟失部分數(shù)據(jù)。在高速數(shù)字電路中，信號能以要求的時序、持續(xù)時間和電壓幅度到達IC時，該電路就有很好的信號完整性。如出現(xiàn)諸如振蕩、過沖、下沖等信號完整性問題(如圖1.1所示)，就會造成時鐘間歇振蕩，從而導致電路誤觸發(fā)和接收數(shù)據(jù)出錯

52、。此外，數(shù)字電路中邏輯器件內部和PCB上的其他數(shù)字信號在進行同步切換時，因電源線和地線的阻抗以及器件的引線電感會在系統(tǒng)中產(chǎn)生同步切換噪聲(SSN)，在地線上引起地彈噪聲。諸如此類的信號問題會嚴重影響電路的性能。</p><p>　　1.3 串擾理論分析</p><p>　　隨著人們對電子設備的小型化和多功能化要求越來越高，當今的電子系統(tǒng)正朝著高速化和小體積化的方向發(fā)展。沿著這個方向，現(xiàn)代電

53、子系統(tǒng)的信號速率、時鐘速率和集成電路的輸出開關速度也在不斷增加。從數(shù)字系統(tǒng)的工作頻率看，越來越多的系統(tǒng)工作在100MHz以上，約5%的設計時鐘頻率都超過了50MHz，有近20%的設計主頻超過了120MHz。信號邊沿也變得越來越陡峭，目前信號的最小切換時間已經(jīng)達到皮秒級。集成電路設計進入深亞微米后，噪聲越來越成為一個令人關注的問題:互連線布線密度變大，層數(shù)增多，高寬比變大等因素使得容性串擾噪聲影響明顯;芯片的行頻率不斷提高，從而使噪聲幅度

54、變大，感性串擾顯現(xiàn)；更多高性能PJ 模塊的應加劇了噪聲分析的難度;芯片電源電壓的不斷變小使數(shù)字電路耐噪聲性能變差。在字電路中有諸多噪聲源可形成不同類型的噪聲：串擾噪聲、漏電流噪聲、電荷分配聲、電源地噪聲、傳輸噪聲等，本文主要關注串擾噪聲。</p><p>　　串擾是信號在傳輸線上傳播時，由于電磁耦合而在相鄰的傳輸線上產(chǎn)生不期望的電壓或電流噪聲干擾，信號線的邊緣場效應是導致串擾產(chǎn)生的根本原因[2]。如圖1.2所示，

55、假設位于A點的驅動器是干擾源，而位于D點的接受器為被干擾對象，那么驅動器A所在的傳輸線被稱之為干擾源網(wǎng)絡或侵害網(wǎng)絡(Agreessor)，相應的接收器D所在的傳輸線網(wǎng)絡被稱之為靜態(tài)網(wǎng)絡或受害網(wǎng)絡。靜態(tài)網(wǎng)絡靠近干擾源一端的串擾稱為近端串擾(也稱后向串擾)，而遠離干擾源一端的串擾稱為遠端串擾(或稱前向串擾)。由于產(chǎn)生的原因不同將串擾可分為容性耦合串擾和感性耦合串擾兩類。容性串擾是由相互間的耦合電容而產(chǎn)生的耦合電壓;感性串擾是由相互間的耦合電

56、感而產(chǎn)生的耦合電流，串擾大小和它們之間的互感和互容大小都有關系。通常所說的串擾是指容性串擾和感性串擾的總和。在高速數(shù)字電路中，互感通常比互容的問題更嚴重。</p><p>　　圖1.2 兩條傳輸線的耦合</p><p><b>　　1.3.1 互感</b></p><p>　　互感是引起串擾的兩個重要因素之一,互感系數(shù)標志了一根驅動傳輸線通過磁

57、場對另外一根傳輸線產(chǎn)生感應電流的程度。從本質上來說,如果“受害（Victim）線”和驅動線(侵略線)的距離足夠接近，以至于侵略線產(chǎn)生的磁場將受害線包圍其中,則在受侵略的傳輸線上將會產(chǎn)生感應電流,而這個通過磁場耦合產(chǎn)生的電流在電路模型中就通過互感參數(shù)來表征。 互感Lm的作用下，將根據(jù)驅動線上的電流變化率而在受害線上引起一定的噪聲，噪聲電壓的大小與電流變換率成正比，通?？梢杂上率接嬎悖?式中，為互感，為驅動波形的階躍幅度，是驅動波形的上升時

58、間，是驅動電路的源端阻抗。由上式可知，互感串擾電壓與、 成正比，與成反比。因此，減小互感串擾電壓有如下方法。</p><p><b>　　1、 減小</b></p><p>　　① 增大信號走線間距（因為隨著間距平方的增加而下降，關鍵信號可采用3W原則）。</p><p>　?、?為信號提供完整的參考平面。在低速電路中，電流沿著電阻最小路徑前進

59、，而高速信號沿著電感最小路徑前進。電感最小的返回路徑就緊貼在一個信號導體下面，它使輸出電流路徑與返回電流路徑之間的總回路面積最小，從而使輸出電流路徑與返回電流路徑的干擾磁場相互抵消。</p><p>　?、?減小信號到參考平面的距離，從而減小環(huán)路面積，達到減小的目的。</p><p>　　④ 盡可能地減小相鄰信號間的平行長度。平行長度越短，則總的越小。</p><p&g

60、t;　?、?無參考平面隔離的相鄰信號層走線方向應該垂直，可減小磁場耦合程度。</p><p>　　⑥ 對串擾較敏感的信號線盡量布在內層，以減小磁場耦合程度。</p><p><b>　　2、減小</b></p><p>　　在確保信號時序的前提下，盡可能選擇信號沿較緩的器件。</p><p><b>　　3、增

61、大</b></p><p>　　在干擾電路源端串接電阻，減小電流變化斜率，同時要兼顧與傳輸線阻抗匹配，避免信號反射。</p><p><b>　　1.3.2 互容</b></p><p>　　互容是引起串擾的另外一個重要因素,互容是兩導體間簡單的電場耦合,這種耦合在電路模型中以互容的形式表現(xiàn)出來。 互容將產(chǎn)生一個與侵略線上電壓變換率

62、成正比的噪聲電流到受害線： </p><p>　　式中，為互容，為驅動波形的階躍幅度，是驅動波形的上升時間，RB是接收電路的接地阻抗。由上式可知，互容串擾電流與、、成正比，因此，減小互容串擾電流的方法有：</p><p>　?、?減小。增大信號走線間距（因為互容與信號間距成反比，關鍵信號可采用3W原則）。</p><p>　?、?減小。在確保信號時序的前提下，盡可能

63、選擇信號沿較緩的器件。</p><p>　　1.3.3 近端串擾</p><p>　　近端串擾(NEXT): 近端串擾被定義為在鏈路近端（即離信號源最近的那一端）相鄰線對間產(chǎn)生的感應噪音，由于在該端發(fā)出的下行信號強度最大，而接收的上行信號強度最小，因此如衰減串擾比（ACR）不能保持在可接受的水平，很容易產(chǎn)生信號耦合干擾。</p><p><b>　　近端串

64、擾總噪聲為：</b></p><p>　　其中，，，，分別為單位長度電容、兩傳輸線之間耦合電容、耦合電感和電壓峰值。</p><p>　　1.3.4 遠端串擾</p><p>　　遠端串擾被定義為由線對近端的發(fā)射器向線對遠端的接收器發(fā)送信號，從而感應到相鄰線對上的噪音。遠端串擾應該不會對用戶終端側的業(yè)務造成不良影響。因為線束越來越細小，從中心局（CO）到

65、用戶終端之間的雙絞線對越來越少，所以信號相互干擾的可能性越來越小。近端串擾的功率水平會始終高于遠端串擾。在較長的環(huán)路上，遠端串擾信號會變得極其微弱。</p><p><b>　　遠端串擾總噪聲為：</b></p><p>　　其中，，，，，分別為傳輸線的特征阻抗、兩傳輸線之間耦合電容、耦合電感，兩傳輸線平行長度和電壓峰值。由以上兩式，我們可以看出遠端串擾總噪聲由于容性

66、和感性耦合的極性關系而相互消減，即遠端串擾是可以消除的。</p><p>　　1.4 本論文研究的問題和意義</p><p>　　本文所研究的問題主要是如何對串擾問題進行從建模到實例仿真的分析得出一系列防，避免以及修復串擾的方法，并對相關算法進行研究和分析，提出了一種在應用中得到良好效果的計算方法。主要關注基于串擾控制的物理設計方法，包括新的流程、各個設計階段對串擾的分析及修正的方法，以達

67、到快速的時序收斂。通過對深亞微米集成電路設計中串擾的成因及其對信號完整性的影響，論述了串擾分析和設計解決的方法，對于實際設計具有一定的理論指導意義和應用參考價值。并且根據(jù)真實的設計實例，提出了幾點有效的控制串擾的方和對于信號完整性管理比較有價值的觀點。</p><p>　　第二章 串擾導致的幾種影響</p><p>　　在高速、高密度集成電路設計中一般提供一個完整的接地平面，從而使每條信號

68、線基本上只和它最近的信號線相互影響，來自其它較遠信號線的交叉耦合是可以忽略的。盡管如此，在模擬系統(tǒng)中，大功率信號穿過低電平輸入信號或當信號電壓較高的元件(如TTL)與信號電壓較低的元件(如ECL)接近時，都需要非常高的抗串擾能力。在集成電路計中，如果不正確處理，串擾對高速集成電路的信號完整性主要有兩種典型的影響。</p><p>　　2.1 串擾引起的誤觸發(fā)</p><p>　　信號串擾是

69、高速設計所面臨的信號完整性問題中一個重要內容，而信號完整性(SI)是指在信號線上的信號質量。當前對信號完整性問題的研究主要集中在三個方面：一是由于阻抗不匹配，線腳，通孔以及其它互連不連續(xù)所引起的反射噪聲；二是由于連線及通孔間的電磁耦合效應所引起的串擾噪聲；三是由于電源網(wǎng)絡的寄生效應所引起的電源/地噪聲。差的信號完整性不是由某單一因素導致的，而是板級設計中多種因素共同引起的。源端與負載端阻抗不匹配會引起線上反射，負載將一部分電壓反射回源端

70、。如果負載阻抗小于源阻抗，反射電壓為負；反之，如果負載阻抗大于源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素的變化均會導致此類反射。信號的振鈴(ringing)和環(huán)繞振蕩(rounding)由線上過度的電感和電容引起，振鈴屬于欠阻尼狀態(tài)而環(huán)繞振蕩屬于過阻尼狀態(tài)。信號完整性問題通常發(fā)生在周期信號中，如時鐘等。振鈴和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振鈴可以通過適當?shù)亩私佑枰詼p小，但是不

71、可能完全消除。在電路中有大的電流涌動時會引起地彈，如大量芯片的輸出同時開啟時，將有一個較大的瞬態(tài)電流在芯片與板</p><p>　　圖2.1 串擾噪聲導致相鄰網(wǎng)絡的邏輯錯誤</p><p>　　圖2.1是一種典型的由串擾脈沖引起的相鄰網(wǎng)絡錯誤邏輯的傳輸。干擾源網(wǎng)絡上傳輸?shù)男盘柾ㄟ^耦合電容，在被干擾網(wǎng)絡和接收端引起一個噪聲脈沖，結果導致一個不希望的脈沖發(fā)送到接受端。如果這個脈沖強度超過了接收

72、端的觸發(fā)值，就會產(chǎn)生無法控制的觸發(fā)脈沖，引起下一級網(wǎng)絡的邏輯功能混亂。</p><p>　　2.2 串擾引起的時序障礙</p><p>　　2.2.1 串擾引起的時延改變</p><p>　　串擾引起的時延改變表現(xiàn)為：當侵略線和受害線上的信號同時發(fā)生同向(或者反向)跳變時，受害線上的信號跳變延遲將會顯著減少(或者增加)，稱為串擾引起的加速(或者減速)，當這些信號時延

73、變化嚴重時，特別是發(fā)生在松弛時間(slack)小于給定范圍的臨界通路上的時候，將會導致電路無法工作在規(guī)定的時鐘周期之下.雖然組合邏輯中單一連線受到的串擾引起的時延比較小，但是一條通路上多條受害線累積的串擾時延效應將使得通路總時延增長10%-20%，這可能導致系統(tǒng)的失效[3]。通過使用更大的松弛時間雖然可以減少串擾時延效應對系統(tǒng)可靠性的影響，但這些方法會引起留有過分富余量的設計而導致性能的降低.另一方面，制造缺陷也可能加重這些串擾效應。&

74、lt;/p><p>　　(1)串擾引起的延遲變化—建立時序誤差</p><p>　　如圖2.2 所示，沒有串擾的時候，受害線V 在受害線上顯示一個波形，但是當攻擊線a1翻轉時，信號間的串擾會增加受害線上的延遲，如v1 所示。這個延遲會導致信號太晚到達一個鎖存器或觸發(fā)器，這會導致建立時序的誤差。</p><p>　　圖2.2 串擾引起延遲的拉長</p>&l

75、t;p>　?。?）串擾引起的延遲變化—保持時序誤差</p><p>　　類似的，當侵略線a1 信號翻轉和受害線信號同向時，串擾會減小受害線上的延遲，如v1 所示。這個延遲的降低會導致信號太早到達一個鎖存器或觸發(fā)器，這會導致保持時序的誤差。如圖2.3 所示。</p><p>　　圖2.3 串擾引起延遲的縮減</p><p>　?。?）串擾對電路功能的影響一毛刺噪

76、聲</p><p>　　串擾噪聲也會導致電路功能的失效。在圖2.4 中，串擾引起的在重置信號上的毛刺可能</p><p>　　造成原本的觸發(fā)器輸出端Q 上的穩(wěn)態(tài)邏輯值不穩(wěn)定，使得1 被誤置為0。這種功能性的錯誤</p><p><b>　　一般很難被發(fā)現(xiàn)。</b></p><p>　　圖2.4 串擾引起功能性錯誤<

77、/p><p>　　電路中實際的物理臨近的線對的數(shù)量是十分巨大的，但是僅有一部分藕合線對會對電路性能產(chǎn)生影響。關于如何準確找到這些潛在的導致電路失效的禍合線對，近幾年國際上開展了許多的相關研究，其中主要是基于電路時序信息的方法。為了能夠對這些串擾時延效應進行測試，近幾年國際上提出了幾個相應的故障模型和測試方法。</p><p>　　2.2.2 時延故障模型</p><p>

78、;　　常用的時延故障模型有兩種：跳變故障（Transition Fault, TF）和通路時延故障（Path Delay Fault, PDF）。一條線上的跳變故障會使該線上的信號時延產(chǎn)生影響，對于具有危害的減速效應，只有兩種可能的跳變故障——上升變慢和下降變慢，這樣，所有可能的跳變故障數(shù)最多是線數(shù)的兩倍，測試產(chǎn)生簡單，在工業(yè)界得到了廣泛應用，但其缺點是對分布時延故障的處理能力差，而通路時延測試恰好克服了這一問題。</p>

79、<p>　　串擾時延故障發(fā)生在物理相鄰的一對線之間的，如圖2.5將由A-線和V-線組成的一對線與它的串擾類型定義為耦合跳變故障（Coupled Transition Fault, CTF）。但耦合跳變故障以電路規(guī)模指數(shù)級增長，直接對所有故障測試是不現(xiàn)實的。文獻[6]對此進行了深入分析，得出只有兩種情況需要進行測試。面向CTF的測試生成與傳統(tǒng)的針對跳變故障的ATPG算法不同，在目標故障選擇完成后，對CTF中的跳變對的確認還要再

80、次考慮時間參數(shù)。例如，文獻[4]中使用面向時間的向后跟蹤技術來處理時間參數(shù)，但在處理分布時延故障上，仍未能克服基于跳變故障模型的ATPG算法在處理累積和分布時延方面差的缺點。 </p><p>　　為了找出測試一條最長通路時的最惡劣條件，即能夠激活這條通路的最大時延的測試向量，將帶約束的通路時延故障（Constrained Path Delay Fault, CPDF）定義為一條臨界通路和那些對它有串擾影響的線集

81、[6]。臨界通路定義為超過最長通路某一比例（如90%）的通路。由于缺少時延參數(shù)，當跳變發(fā)生時，無從得知哪條子通路可以激活侵略跳變。因此，對于侵略跳變的確認，無法用傳統(tǒng)的ATPG算法來完成。否則，由于跳變時間未知，通路上可能沒有串擾時延結果。文[7]中，在用傳統(tǒng)的無確認的通路時延故障ATPG過程處理后，引入遺傳算法來處理時延參數(shù)。遺傳算法試圖為某些確定約束跳變的通路尋找一個最差情況的測試，它不考慮目標CPDF最終是否被激活，因此，它產(chǎn)生的

82、測試不是一個真正面向目標CPDF的測試，可能會給診斷過程增加額外的難度。同時利用遺傳算法對被測電路（Circuit Under Test, CUT）的時延參數(shù)的處理上的時間消耗也過多。</p><p>　　圖2.5 串擾時延故障</p><p>　　在數(shù)字設計中，時序問題是一個重要考慮的問題。圖2.6顯示了由串擾噪聲引起的時序問題。圖2.5半部分是干擾源網(wǎng)絡產(chǎn)生的兩種噪聲脈沖(Helpfu

83、l串擾噪聲導致的延時glitch和Unhelpful glitch)，當噪聲脈沖(helpful glitch)疊加到被干擾網(wǎng)絡，就引起被干擾網(wǎng)絡信號傳輸延時減少；同樣，當噪聲脈沖(Unhelpful glitch)疊加到被干擾網(wǎng)絡時，就增加了被干擾網(wǎng)絡正常傳輸信號的延時。盡管這種減少網(wǎng)絡傳輸延時的串擾噪聲對改善PCB時序是有幫助的，但在實際 PCB設計中，由于干擾源網(wǎng)絡的不確定性，這種延時是無法控制的，因而對這種串擾引起的延時必須要加

84、以抑制。</p><p>　　圖2.6 串擾噪聲導致的延時</p><p>　　2.2.3 精確串擾通路時延故障</p><p>　　從文獻[5]對CPDF和文獻[6]對CTF的分析可知，最長通路是考慮串擾影響的時延測試的關鍵。文獻[5]還指出只需對與最長通路相關的串擾時延故障中的兩種進行測試即可，但實際上在時延測試中沒有必要單獨對受害時鐘線進行測試，在同步時序電

85、路的時延測試中只要對V-線在最長通路上的串擾減速故障進行考慮即可[8]。時延測試的ATPG過程對時間參數(shù)處理通常使用時間窗口，文獻[5]中對CTF的ATPG過程便是如此。然而，時間窗口重疊并不是兩條相鄰線發(fā)生串擾的充分條件，電路中的某些線可能始終都是以同方面跳變的，這樣兩線就不可能產(chǎn)生串擾減速故障的，只需要考慮那些可能導致串擾減速故障的時間窗口即可。</p><p>　　基于以上的分析，將串擾時延故障描述為(p,

86、 sp-a, <v, a>)，其中p為某條最長通路，v為最長通路上的一條受害線，a為導致v發(fā)生串擾減速故障的侵略線，sp-a是傳播侵略跳變a所用的子通路。為了保證測試生成的效率，侵略線a必須是那些真正能引發(fā)串擾減速故障的，即線a，v的時間窗口必須重疊，而且兩線必須以相反方向跳變。上面的故障被稱為單精確串擾通路時延故障S-PCPDF（Single Precise Crosstalk-induced Path Delay Fau

87、lt）[7]。但為了方便程序對子通路的處理，可用<ai, t>代替sp-a來標識串擾時延故障，其中ai為子通路sp-a的原始輸入，t為侵略跳變a的跳變時刻。</p><p>　　2.2.4 串擾引起躍遷時間的變化</p><p>　　串擾不僅影響延遲，還影響躍遷時間。圖2.7 的v1 顯示了不考慮串擾影響的波形。目前，一些現(xiàn)有的串擾分析器使用線性躍遷時間模型來考慮串擾，但是線性

88、躍遷時間模型的過于保</p><p>　　守實質上導致了不穩(wěn)定性;由于躍遷時間會影響接受門的延遲，所以使用一種精確的躍遷時間</p><p>　　模型是非常必要的。如圖2.7 所示。</p><p>　　圖2.7 躍遷時間引起非線性躍遷時間的變化</p><p>　　第三章 串擾問題的仿真及分析</p><p>　　3

89、．1 微帶線間串擾的仿真模型建立</p><p>　　兩導線間因電磁禍合而產(chǎn)生串擾。串擾的分析是在給定驅動信號的情況下，計算由發(fā)射線上的驅動信號感應到接收線兩端的干擾電壓。設為在x=0處的接收線干擾電壓，為x=L處的接收線干擾電壓，其他電壓和電流定義類似。近端串擾和遠端串擾的量度可分別由電壓轉移系數(shù)表示為: 和</p><p>　　應用Ansoft公司的HFSS軟件，兩平行微帶線間串擾的仿

90、真模型見圖3.1，整個PCB板的尺寸為 20mm X 60mm(寬X長)，介質材料為PCB常用的環(huán)氧層壓玻璃纖維材料FR-4，其介電常數(shù)為4.7。如圖3.1(a)所示，上層為走線層(微帶線層)，下層為參考層，微帶線為理想導體，參考面為理想導電面(微帶線和參考層厚度對串擾的影響較小，已忽略)。兩平行微帶線布于基板上，相關參數(shù)設定如下:長度為L，寬度為W，線間距離為D，基板厚度為H，且兩條微帶線的參數(shù)設置完全相同。兩微帶線參數(shù)初步設定為:L

91、=40mm，W=0.5mm，基板厚度H=0.3mm。</p><p>　　圖3.1串擾仿真模型</p><p>　　微帶線特性阻抗的計算公式為:</p><p><b>　　(3-1)</b></p><p>　　式中，T為微帶線厚度。仿真中忽略微帶線厚度對串擾的影響，由公式3-1可得微帶線阻抗為50。</p>

92、;<p>　　如圖3.1(b)所示，發(fā)射線端口Pl為干擾源端，發(fā)射線和接收線各端都分別以微帶線的特性阻抗50匹配連接(防止終端不匹配而造成的反射對串擾的影響)，則兩條傳輸線可看成一個兩端口網(wǎng)絡，其網(wǎng)絡參數(shù) (即 (Pl，P3))和 (即(Pl，P4))分別表示發(fā)射線對接收線的近端串擾和遠端串擾。</p><p>　　3．2 各參數(shù)對串擾的影響及仿真</p><p>　　3.2

93、.1 信號頻率對串擾強度的影響</p><p>　　一般信號都可以分解成不同頻率不同幅度正弦波的疊加，因此研究電路板兩微帶線間的串擾隨單一正弦波頻率變化的規(guī)律具有普遍意義。為更好的反映串擾隨頻率變化的規(guī)律，仿真了線間距D分別為1mm和3mm兩種不同情況下的串擾隨頻率變化，結果如所示。</p><p>　　dB綠線L=4cm,H=0.3mm,D=1mm; dB紫線L=4cm,H=0.3mm,

94、D=1mm</p><p>　　dB藍線L=4cm,H=0.3mm,D=3mm; dB紅線L=4cm,H=0.3mm,D=3mm</p><p>　　圖3.2 串擾強度隨頻率變化圖</p><p>　　由圖3.2可見，不同間距條件下串擾強度隨頻率的變化規(guī)律:在低頻段，無論是遠端串擾還是近端串擾，其強度都隨信號頻率呈線性關系;在高頻段，近端串擾()隨頻率呈現(xiàn)強烈的周期

95、震蕩特征，而遠端串擾()隨頻率變化則呈現(xiàn)出較為微弱的周期震蕩特征。這主要是因為感性串擾和容性串擾到近端和遠端的長度不盡相同。在低頻段時兩類串擾信號到達端口處的相位相當，兩類串擾的合成信號的相位對幅度影響不大;而在高頻段時兩類串擾信號在不同頻率下到端口時的相位相差很大，此時，兩類干擾的合成信號的幅度就會隨相位變化而周期性變化，因而幅度隨頻率呈現(xiàn)出明顯的周期震蕩特性。</p><p>　　3.2.2 介質板厚度對串擾

96、的影響</p><p>　　研究介質板厚度對串擾強度的影響，由公式(3-1)可知，必須保持微帶線特性阻抗為50，結合建模時參數(shù)選取的計算可得，無論介質板厚度如何變化，微帶線寬度與介質板厚度的比值，w/h=1.85為恒定值[9]。因此，在滿足這一條件的情況下，仿真建模時需注意:設置參數(shù)要做到微帶線模型中的線寬和參考層高度兩者始終保持著1.85的比例。仿真模型中的其他參數(shù)仍選用模型的初始參數(shù):走線長度Z=30mm，兩

97、走線相鄰邊緣的距離始終保持為2.0mm，在1GHz到15GHz頻段范圍內，取單點信號頻率1GHz、5GHz、9GHz、13GHz時，仿真計算介質板厚度h范圍為 [200，700]，串擾強度隨參考層厚度變化的仿真結果如圖3.3所示。</p><p>　　圖3.3路板介質板厚度變化對串擾強度的仿真</p><p>　　由圖3.3(a)可見，在頻率為1GHZ和5GHZ時，近端串擾和遠端串擾強度均

98、隨著介質板厚度的增加而增加，特別在[0，400]范圍內串擾強度隨介質板厚度變化的很快，隨介質板厚度繼續(xù)增大時，它們的變化逐漸變緩，當h>600時，介質板厚度的變化基本不會再影響串擾強度。這些情況主要是因為當印刷電路板表層的微帶線走線與介質板的底層(模型的參考層)很近時，模型中表層微帶線就會與介質板底層的藕合現(xiàn)象十分突出，此時，微帶線和微帶線之間的藕合現(xiàn)象非常小，不能在電路中起主導作用。當微帶線與介質板底層的間距增加時，微帶線與介質

99、板底層的藕合作用就會逐漸減弱，而微帶線與微帶線之間的藕合作用就會逐漸增大。隨著印刷電路板表層的微帶線與介質板底層的距離繼續(xù)增加到一定數(shù)值時，微帶線和介質板底層的禍合作用就變得很弱小，從而基本不會影響到印刷電路板上兩平行線之間串擾強度的變化。如圖3.3 (b)，在頻率為9GHz和13GHz時，兩平行線之間的遠端串擾強度變化規(guī)律是，在仿真計算的范圍內整體趨勢為不斷增加，但曲線走勢基本平緩，它們的變化與圖3.3 (a)圖中的遠端串擾曲線相比，

100、沒有隨著介質板厚度的變化而有明顯的變化。圖3.3 </p><p>　　3.2.3 微帶線長度對串擾的影響</p><p>　　由文獻[10]可得：仿真模型參數(shù)采用初始參數(shù)，介質板厚度h=0.2mm，線寬w=0.37mm，走線間距d=2mm，在 1GHz到 15GHz頻段范圍內，取單點信號頻率1GHz、5GHz、9GHz、13GHz時，仿真計算走線長度范圍[5mm，50mm]，串擾強度隨長

101、度變化的仿真結果見圖3.4。由圖3.4 (a)可知，在1GHz和5GHz時，近端串擾和遠端串擾強度都隨并行長度增加而增大。小于38mm的范圍內，串擾強度增加的趨勢平穩(wěn)，在38mm處近端串擾增加明顯遠端串擾強度則出現(xiàn)了下降，這是由于所選取的微帶線長度對應的相位差很大引起的，當大于40mm時，趨近平緩，但曲線總體趨勢為隨著長度的增加，串擾強度增強。由圖3.4 (b)可知，在9GHz和 13GHz時，近端串擾和遠端串擾強度基本變化趨勢與(a)

102、圖相同，只是近端串擾曲線在小于38mm的范圍內，出現(xiàn)一些微小的震蕩，遠端串擾曲線在計算范圍內也存在微小的震蕩。這主要是因為同樣條件下，高頻時走線的電氣長度比在低頻時的走線電氣長度更大，容性串擾和感性串擾到達遠端端口時相位相差很大引起的。而在同一頻率下隨著走線長度的增加，串擾強度增加就是因為傳輸線</p><p>　　圖3.4微帶線走線長度變化對串擾強度的仿真結果</p><p>　　從另外

103、一個角度分析，當變量為微帶線走線長度時，在四個不同的頻率下，比較遠端串擾強度，可以發(fā)現(xiàn)無論長度怎么變化，隨著頻率的增加遠端串擾強度在不斷的增大。</p><p>　　3.2.4 微帶線間距對串擾的影響</p><p>　　仿真模型參數(shù)采用初始參數(shù)，走線長度l=30mm，介質板厚度h=0.2mm，線寬w=0.37mm，在1GHz到15GHz頻段范圍內，取單點信號頻率1GHz、5GHz、9GH

104、z、13GHz時，仿真計算微帶線間距范圍[1mm，6mm]，串擾強度隨微帶線間距變化的仿真[10]結果見圖3.5。</p><p>　　圖3.5微帶線間距變化對串擾強度的仿真結果</p><p>　　由圖3.5 (a)可知，在1GHz和5GHz時，遠端串擾強度和近端串擾強度都隨走線間距增大而減小。當間距從1mm增加時，兩串擾強度快速減小;但隨著間距的繼續(xù)增加時，串擾減小的速度逐漸變緩。這主

105、要是因為當兩微帶線靠得很近時，互容和互感都會更顯著，串擾也就相應地增大。很明顯，當微帶線走線間距增大到一定程度時，繼續(xù)增加走線間的距離已不能明顯改善兩線間的串擾強度。由圖3.5 (b)可知，在9GHz和13GHz時，遠端串擾和近端串擾隨走線間距的增大而減小，這個規(guī)律和圖3.5 (a)一致，說明在我們研究的頻率范圍內，隨著微帶線間距的增加，串擾強度都是逐漸減小，不會因為頻率的不同而受影響。在圖3.5 (b)中可以看出，尤其是近端串擾，當間