移位寄存器71669

1、1實驗課程：EDA實驗實驗地點：第五實驗室實驗時間：20121112班級：通信103班學號：102193姓名：楊險峰多功能寄存器多功能寄存器一、實驗目的一、實驗目的1、鞏固時序電路設(shè)計方法。2、熟練掌握ISE軟件進行FPGA開發(fā)的過程以及實驗箱的使用方法。3、掌握使用VHDL創(chuàng)建測試文件的方法。二、設(shè)計要求二、設(shè)計要求1、設(shè)計并實現(xiàn)一個串并進、串出移位寄存器。2、輸入時鐘信號接時鐘電路的相應輸出，串行數(shù)據(jù)輸入、復位等控制信號接撥碼開關(guān)或

2、按鍵，輸出信號發(fā)光二極管。三、實驗原理三、實驗原理串并進、串出移位寄存器在TTL手冊中是74166芯片，其功能圖如圖所示。其中：A~H：8位并行數(shù)據(jù)輸入端CLRN：異步清零端SER：串行數(shù)據(jù)輸入端CLK：同步時鐘輸入端CLKIH：時鐘信號禁示端STLD：移位裝載控制端QH：串行數(shù)據(jù)輸出端圖81功能圖通過查詢74166的真值表可知：CLK=0時，輸出為0；CLKIH=1時，不管時鐘如何變化，輸出不變化。STLD=1時，移位狀態(tài)，在時鐘上升

3、沿時刻，向右移一位，SER串入的數(shù)據(jù)移入Q。STLD=0時，加載狀態(tài)，8位輸入數(shù)據(jù)裝到Q0~Q7寄存器。四、實驗步驟四、實驗步驟1、啟動ISE集成開發(fā)環(huán)境，創(chuàng)建工程并輸入設(shè)計源文件。2、對設(shè)計進行時序仿真，分析設(shè)計的正確性。3、鎖定引腳，完成設(shè)計實現(xiàn)過程。并在實驗箱上連線，利用iMPACT進行程序下載。4、在實驗箱上驗證多功能寄存器的功能，觀察并記錄實驗結(jié)果。五、實驗報告五、實驗報告實驗代碼：libraryIEEEuseIEEE.STD

4、_LOGIC_1164.allentityshifteris3所加激勵：LIBRARYieeeUSEieee.std_logic_1164.ALLENTITYaaISENDaaARCHITECTUREbehaviOFaaISCOMPONENTshifterPT(clr:INstd_logicclk:INstd_logicser:INstd_logicclkih:INstd_logicstld:INstd_logicdin:INstd_l

5、ogic_vect(0to7)qh:OUTstd_logic)ENDCOMPONENTInputssignalclr:std_logic:=1signalclk:std_logic:=1signalser:std_logic:=0signalclkih:std_logic:=0signalstld:std_logic:=0signaldin:std_logic_vect(0to7):=“00001111“Outputssignalqh: