fpga—uart實驗

1、串口通信設計一、一、實驗目的實驗目的1、熟練使用ISE設計工具；2、理解串口傳輸協(xié)議。理解采用“自頂向下”設計思路，分解模塊的方法；3、在ISE使用VerilogHDL設計串口接收模塊，完成仿真、下載。二、二、實驗原理實驗原理1、串口傳輸協(xié)議概述設計完成異步串口通信通用異步收發(fā)是一種典型的異步串口通信，簡稱UART。串口通信時序如圖1所示。圖1通用異步收發(fā)時序圖由圖1可以看出，在沒有數(shù)據傳送時，通信線會一直處于高電平，即邏輯1狀態(tài)；當有

2、數(shù)據傳送時，數(shù)據幀以起始位開始，以停止位結束。起始位為低電平，即邏輯0狀態(tài)；停止位為高電平，即邏輯1狀態(tài)，其持續(xù)時間可選為1位、1.5位或2位（本次設計選擇持續(xù)時間1位）。接收端在接收到停止位后，知道一幀數(shù)據已經傳完，轉為等待數(shù)據接收狀態(tài)；只要再接收到0狀態(tài)，即為新一幀數(shù)據的起始狀態(tài)。數(shù)據幀的數(shù)據位低位（LSB）在前，高位(MSB)在后，根據不同的編碼規(guī)則，數(shù)據位可能為5位、6位、7位或者8位(本次設計數(shù)據位定位8位)。校驗位也可根據需

3、要選擇奇校驗、偶校驗或者不要校驗（本次設計不要校驗位）。2、串口時序分析串口通訊常用“波特率”表述串口傳輸速率，常用的參數(shù)有9600bps和115200bps等。在硬件傳輸角度看，波特率表征了傳輸一位數(shù)據所需要的時間。圖2幀監(jiān)測開始模塊3、數(shù)據位中心定位模塊（Rx_Rbps_module）為了穩(wěn)定采集串口數(shù)據幀的數(shù)據，需要在每位數(shù)據的“中間時刻”采樣，所以需要一個該模塊用來檢測每一位數(shù)據的持續(xù)時間的“中間時刻”。該模塊原理為：當接收到數(shù)

4、據裝載模塊傳來的一個“當前數(shù)據有效(Count_Sig==1)”的信號時開始計數(shù)，一直計數(shù)到該數(shù)據持續(xù)時間的一半時便發(fā)送一個確認信號(BPS_CLK==1)給數(shù)據裝載模塊，提示其開始進行數(shù)據采集。模塊結構圖如圖3：圖3數(shù)據位中心定位模塊4、數(shù)據裝載模塊（Rx_Control_module）該模塊用來接收自串口發(fā)送來的數(shù)據，并進行判斷，將8位數(shù)據裝載到寄存器中。并且在每接收完一幀數(shù)據時給顯示模塊一個確認信號（RX_Done_Sig=1），