eda期末試卷及答案

1、EDA期末試卷一、填空題1一般把EDA技術(shù)的發(fā)展分為MOS時代、CMOS代和ASIC三個階段。2EDA設(shè)計流程包括設(shè)計輸入、設(shè)計實現(xiàn)、實際設(shè)計檢驗和下載編程四個步驟。3EDA設(shè)計輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機輸入。4時序仿真是在設(shè)計輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真因此又稱為功能仿真。5VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。6圖形文件設(shè)計結(jié)束后一定要通過仿真

2、，檢查設(shè)計文件是否正確。7以EDA方式設(shè)計實現(xiàn)的電路設(shè)計文件，最終可以編程下載到FPGA和CPLD芯片中，完成硬件設(shè)計和驗證。8MAXPLUS的文本文件類型是（后綴名）.VHD。9在PC上利用VHDL進(jìn)行項目設(shè)計，不允許在根目錄下進(jìn)行，必須在根目錄為設(shè)計建立一個工程目錄（即文件夾）。10VHDL源程序的文件名應(yīng)與實體名相同，否則無法通過編譯。二、選擇題：。11在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C）17綜合是EDA設(shè)

3、計流程的關(guān)鍵步驟，在下面對綜合的描述中，_________是錯誤的。DA.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；D.綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。18大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)