一種多相位輸出延遲鎖相環(huán)的研究和設(shè)計.pdf

1、目錄目錄..…摘要..…Abstraet第一章1.11.21.3第二章2.12.22.32.32.42.5第三章3.13.23.33.43.5....................................................................................................................……2緒論............................

2、.............................................................................……4研究背景............................................................……，...............................……4鎖相環(huán)的應(yīng)用與發(fā)展..............................

3、................................................……5主要工作簡介..........................................................................................……6鎖相環(huán)路相關(guān)工作原理及特性.........................................................

4、......……7自動控制理論..........................................................................................……7PLL工作原理...........................................................................................……82.2.1PLL體系結(jié)

5、構(gòu)................................................................................……82.2.2鑒相器工作原理...........................................................................……82.2.3濾波器工作原理..................................

6、.........................................……92.2.4壓控振蕩器.................................................................................……102.2.5電荷泵............................................……，..........................

7、............……nDLL工作原理.........................................................................................……13抖動和噪聲.............................................................................……，........……14PLL和DLL的

8、系統(tǒng)線性噪聲模型.........................................................……162.4.1PLL的系統(tǒng)線性噪聲模型.................................................……，..……16PLL與DLL的特點及應(yīng)用...............................................................

9、......……182.5.1PLL的特點..................................................................................……182.5.2DLL的特點.............................................................................……，.…18延遲鎖相環(huán)模塊單元設(shè)計.......

10、..............................................................……20延遲單元.....……、....................................................................................……203.1.1延遲單元....................……，......................

11、....................................……203.1.2延遲線的設(shè)計.……，..…，......……，.…，..…，，......……，…，，........……，.…，……22防錯鎖電路............................................................................................……22鑒相器..........

12、..........................................................................................……25環(huán)路濾波器的選擇................................................................................……28電荷泵...............................

13、.....................................................................……303.5.1電荷泵結(jié)構(gòu)的討論.....................................................................……303.5.2電荷泵的非理想效應(yīng)和解決............................................

14、.........……32摘要超大規(guī)模集成電路和高速信號處理對高性能時鐘信號的需求，使得設(shè)計片內(nèi)高頻時鐘產(chǎn)生電路成為實現(xiàn)高性能集成電路的重要一環(huán)?；趬嚎匮舆t線的延遲鎖相環(huán)(DelayLockedLoop，DLL)因其良好的性能備受工程師關(guān)注，D比對輸入時鐘信號的周期實現(xiàn)精確的等分，產(chǎn)生不同的延遲信號來滿足片內(nèi)不同模塊的需求。DLL有無條件穩(wěn)定、鎖定速度快、抗抖動能力強、時鐘定位準確的優(yōu)點，因此，在高品質(zhì)的多相位輸出信號的設(shè)計中，DLL

15、優(yōu)于鎖相環(huán)(PhaseLockedLoop，PLL)。本論文設(shè)計的oLL為多相時鐘產(chǎn)生器，為DVI(DigitalVisualInterfaee)接收器各內(nèi)部接收電路的模塊提供高速、穩(wěn)定、寬頻率鎖定范圍的并行時鐘信號。本文設(shè)計并實現(xiàn)了40相輸出、支持DVI標準的低速25MHZ至高速165MHz工作范圍的DLL。本文結(jié)合DLL的數(shù)學模型系統(tǒng)分析了延遲鎖相環(huán)電路的系統(tǒng)帶寬選擇問題，研究了影響幾種相位抖動的根源，并探討了系統(tǒng)噪聲的來源以及解決

16、途徑。為了加快延遲鎖相環(huán)的鎖定速度，拓寬防止延遲鎖相環(huán)harmoniC鎖定的范圍，本論文改進了防錯鎖電路指示器并將其與鑒相器結(jié)合以產(chǎn)生反映延遲線輸出情況的信號，從而確定壓控延遲線延遲時間為了達到帶寬自適應(yīng)的目的，研究并設(shè)計了線性度較高、噪聲抑制能力強的差分延遲單元和具有負反饋的自偏置電荷泵，構(gòu)建了自偏置結(jié)構(gòu)壓控延遲線根據(jù)低抖動輸出的設(shè)計原則要求，設(shè)計了低壓差線性穩(wěn)壓器(Lowoutregulat。r，LDO)，該LDO為延遲鎖相環(huán)的模擬

17、模塊提供穩(wěn)定的1.2V電壓源來抑制電源噪聲。在對電路的環(huán)路帶寬進行了理論估計、結(jié)合MATLAB進行了行為級仿真之后，本文對DLL環(huán)路及電路的各個模塊用HSP工CE和SPECTRE分別進行了設(shè)計、仿真和分析，并進行優(yōu)化:結(jié)合數(shù)?；旌想娐钒鎴D性能、工藝、EsD(Electro一Staticdisge)、噪聲抑制等要求設(shè)計了版圖的布局和細節(jié)要求基于版圖后仿真對電路及版圖進行了優(yōu)化并驗證結(jié)果達到設(shè)計要求，最后在芯片上成功實現(xiàn)了功能正確的延遲鎖相