公開(kāi)密鑰算法RSA的分析及其IP核的實(shí)現(xiàn)與驗(yàn)證.pdf

1、隨著電子商務(wù)的發(fā)展，出現(xiàn)了智能卡、電子鑰匙USB KEY等，廣泛應(yīng)用于交通、身份認(rèn)證等領(lǐng)域，極大的方便了人們的工作和生活。RSA是目前應(yīng)用最廣泛的公開(kāi)密鑰算法，在智能卡等小型移動(dòng)設(shè)備中實(shí)現(xiàn)RSA密鑰算法，具有十分重大的意義。本設(shè)計(jì)的設(shè)計(jì)目標(biāo)定義為面向低端，兼顧小面積和高性能，設(shè)計(jì)內(nèi)容是包括RSA IP核設(shè)計(jì)和RSA密鑰生成在內(nèi)的一整套R(shí)SA算法解決方案。為保證安全性，可支持密鑰長(zhǎng)度要達(dá)到2048比特。本文首先對(duì)RSA加解密算法進(jìn)行了深入

2、分析，確定使用RL方式的二進(jìn)制掃描算法實(shí)現(xiàn)模冪，使用Montgomery CIOS算法實(shí)現(xiàn)模乘，詳細(xì)分析算法參數(shù)的選擇，并對(duì)模平方等算法進(jìn)行優(yōu)化。通過(guò)軟件建模，明確了算法實(shí)現(xiàn)的層次，為硬件實(shí)現(xiàn)奠定了良好的基礎(chǔ)。 在IP核設(shè)計(jì)中，根據(jù)設(shè)計(jì)目標(biāo)選擇32位高基模乘器作為核心硬件結(jié)構(gòu)。之后合理劃分層次模塊，根據(jù)算法優(yōu)化控制邏輯。在模乘器數(shù)據(jù)通路中，使用兩級(jí)流水線，4-2壓縮器等技術(shù)縮短關(guān)鍵路徑，并使用兩倍于模乘器字長(zhǎng)的TSRAM存儲(chǔ)運(yùn)算

3、中間結(jié)果，進(jìn)一步提高了硬件利用率。存儲(chǔ)系統(tǒng)使用5個(gè)SRAM存儲(chǔ)操作數(shù)、中間結(jié)果和最終結(jié)果，有效縮小IP面積；用反相時(shí)鐘技術(shù)和高效的存儲(chǔ)策略，將其他模塊與存儲(chǔ)系統(tǒng)交互的開(kāi)銷降到最低。最終使IP核實(shí)現(xiàn)小面積、高性能，在100Mhz時(shí)鐘下，2048位模冪（操作數(shù)長(zhǎng)度均為2048位）的速度約為3.7次/秒，1024位模冪速度約為33次/秒，性能優(yōu)良。IP核支持大于32位，小于2048位的模冪和模乘運(yùn)算，采用通用接口設(shè)計(jì)，利于SOC集成，且具備密

4、鑰保護(hù)功能，操作簡(jiǎn)便。為了達(dá)到商用標(biāo)準(zhǔn)，本設(shè)計(jì)對(duì)RSA IP核進(jìn)行了嚴(yán)格的測(cè)試驗(yàn)證，包括功能測(cè)試、性能測(cè)試和壓力測(cè)試。遵循經(jīng)典ASIC設(shè)計(jì)流程，搭建符合C*Bus總線時(shí)序的仿真環(huán)境，做綜合，靜態(tài)時(shí)序分析，形式驗(yàn)證，以及版圖設(shè)計(jì)。本設(shè)計(jì)在smic 0.18um工藝下最終版圖面積小于1mm2，在100Mhz時(shí)鐘下滿足前端定義的時(shí)序約束。由于RSA密鑰更換頻率較低，為了節(jié)省硬件資源，采用嵌入式軟件的方式實(shí)現(xiàn)RSA密鑰生成算法。本設(shè)計(jì)使用的算法

5、用于生成1024位和2048位RSA密鑰，基于國(guó)產(chǎn)32位CPU核（C*CORE C340），使用硬件真隨機(jī)數(shù)發(fā)生器HRNG和RSA協(xié)處理器進(jìn)行硬件加速。通過(guò)對(duì)算法原理和步驟進(jìn)行深入分析，提出生成素?cái)?shù)的三個(gè)步驟：隨機(jī)產(chǎn)生奇數(shù)候選數(shù)，預(yù)篩選，素性測(cè)試。通過(guò)研究和優(yōu)化預(yù)篩選算法，大大提高了產(chǎn)生素?cái)?shù)的效率。分別使用Euclid算法和擴(kuò)展Euclid算法求解最大公約數(shù)和模逆。最后根據(jù)嵌入式系統(tǒng)的特點(diǎn)對(duì)整個(gè)算法進(jìn)行了優(yōu)化，測(cè)試結(jié)果與同類產(chǎn)品相比有一