基于FPGA的串行RapidIO接口的設計與實現.pdf

1、隨著嵌入式處理器性能的不斷提升，傳統的并行總線互連方案已經滿足不了其日益增長的帶寬需求。取而代之的RapidIO互連技術具有速率高、成本低、引腳數少等優(yōu)點，可以滿足高性能嵌入式系統的廣泛需求。作為當前嵌入式領域內唯一得到授權的國際標準，RapidIO也是未來解決高性能嵌入式互連的最佳方案。目前，世界上幾乎所有的嵌入式主流廠商都已經支持RapidIO互連技術，并源源不斷地推出各種基于RapidIO規(guī)范的產品，涵蓋了各種開發(fā)工具、嵌入式系統

2、、IP、軟件、測試設備以及半導體產品等。
　　本論文對RapidIO互連協議進行了研究，并參考相關產品的技術文檔設計實現了一款基于RapidIO協議的串行互連接口。該接口實現了數據包的組包和解包、數據包的有序收發(fā)、初始化操作以及接收方控制的流量控制等基本功能。
　　論文中首先介紹了有關RapidIO互連技術的研究背景和國內外發(fā)展現狀，然后分析了RapidIO互連協議的分層體系結構、典型操作流程、常用操作類型、各種數據單元的格

3、式和流量控制等內容，最后根據需要提取了協議中串行鏈路部分的基本功能，并提出串行RapidIO接口電路的總體設計方案。
　　基于Top-Down的設計思路和模塊化的設計方法，使用Verilog硬件描述語言設計實現了組包邏輯、解包邏輯、邏輯層調度邏輯、初始化狀態(tài)機、發(fā)送通道、接收通道以及重傳恢復狀態(tài)機等主要功能模塊；為了減小設計的難度，高速串行收發(fā)電路采用Xilinx公司的FPGA中的RocketIO硬核IP實現。此外，本文還分析了電