低漏功耗RM邏輯標準單元包設計方法研究.pdf

1、隨著近幾年集成電路（IC）的不斷擴展，越來越大規(guī)模的集成電路，使其具有高集成度，結果單個芯片的功耗也越來越大。同時，伴隨著IC工藝制造尺寸的縮小，漏功耗占電路總功耗比重越來越大的問題日益突顯。另一方面，目前移動終端電子設備對于集成電路芯片的性能和低功耗要求越來越嚴格。因此，設計高速低功耗集成電路芯片已然成為集成電路行業(yè)發(fā)展的必然趨勢。
　　當今，IC設計行業(yè)的主流標準是ASIC設計，而標準單元包將決定系統(tǒng)的整個性能，不可否認的標準

2、單元包成為ASIC設計的最重要組成部分。常用的標準單元包都是基于傳統(tǒng)布爾邏輯進行設計，為了提升系統(tǒng)性能、降低漏功耗、減小延時，本論文提出了一種基于低功耗與/異或邏輯的Reed-Muller電路，通過對與/異或邏輯的RM電路的探究，經過版圖設計、物理庫提取、綜合庫生成的等一系列流程，最終設計了以與/異或邏輯為基礎的Reed-Muller邏輯電路作為標準單元包。
　　ASIC設計已經成為IC設計的主流。ASIC設計通常使用標準單元包和

3、EDA工具完成快速高效的設計。因此，標準單元包的性能影響著系統(tǒng)的性能，是ASIC設計的最重要組成部分。常用的標準單元包都是基于傳統(tǒng)布爾邏輯進行設計。已有研究指出，有些邏輯電路使用Reed-Muller（RM）異或邏輯可取得更好的性能。為了提升系統(tǒng)性能、降低漏功耗、減小延時，本論文提出了基于低功耗與/異或邏輯的Reed-Muller標準單元包設計方法。文中設計的Reed-Muller單元包是以SMIC130nm為工藝基礎。首先對幾種RM邏

4、輯單元電路進行設計，然后應用Cadence-Virtuoso軟件進行電路原理圖和物理版圖的繪制，通過Calibre抽取SPICE網表和寄生參數(shù)，通過Abstract Generator和Liberty NCX分別得到物理庫LEF和綜合庫。最后，通過編寫Verilog代碼，對得到的單元庫利用商用EDA工具（Design Compile和Encounter）進行驗證，包括通過Design Compile邏輯綜合產生門級網表，以及Encoun