基-4FFT處理器的設(shè)計(jì)與物理實(shí)現(xiàn).pdf

1、本論文課題是以國家部委某DSP關(guān)鍵IP核研究項(xiàng)目為基礎(chǔ)展開的,主要完成雷達(dá)信號(hào)處理器中的FFT處理模塊的VLSI設(shè)計(jì)和物理實(shí)現(xiàn)。本文在研究各種FFT算法的基礎(chǔ)上,選擇按時(shí)間抽取的基-4算法作為處理器的實(shí)現(xiàn)算法,數(shù)據(jù)采用16位定點(diǎn)數(shù)格式順序輸入;并提出了一種基于存儲(chǔ)器方式的流水線結(jié)構(gòu) FFT硬件實(shí)現(xiàn)方法,硬件結(jié)構(gòu)為5級(jí)流水線結(jié)構(gòu)設(shè)計(jì),數(shù)據(jù)位寬逐級(jí)擴(kuò)展。硬件設(shè)計(jì)包含存儲(chǔ)單元、蝶形運(yùn)算單元、復(fù)數(shù)乘法器、地址產(chǎn)生及控制單元、旋轉(zhuǎn)因子ROM和倒位

2、序模塊等多個(gè)子模塊。
　　設(shè)計(jì)采用數(shù)據(jù)位寬逐級(jí)擴(kuò)展的方式,在同樣運(yùn)算量和復(fù)雜度條件下, DIT較DIF可以節(jié)省一定存儲(chǔ)空間。存儲(chǔ)單元的設(shè)計(jì)中將數(shù)據(jù)實(shí)部和虛部拼接存儲(chǔ),進(jìn)一步減小存儲(chǔ)單元面積。采用基于存儲(chǔ)器方式的流水線結(jié)構(gòu)硬件設(shè)計(jì),每級(jí)僅包含一個(gè)蝶形運(yùn)算模塊和復(fù)數(shù)乘法器,改進(jìn)的復(fù)數(shù)乘法器設(shè)計(jì)進(jìn)一步減少硬件資源的消耗,具有面向高速、大容量數(shù)據(jù)流的實(shí)時(shí)處理能力。硬件流水級(jí)劃分不同于算法流水級(jí)劃分的設(shè)計(jì),方便設(shè)計(jì)向其他點(diǎn)數(shù)擴(kuò)展。旋轉(zhuǎn)因子乘

3、以214后以16位定點(diǎn)整數(shù)格式存儲(chǔ)在ROM中。
　　通過Modelsim和Matlab相結(jié)合的辦法,分別采用正弦信號(hào)、掃頻正弦信號(hào)和線性調(diào)頻信號(hào)驗(yàn)證了電路功能的正確性,誤差的量級(jí)為10-3。利用DC綜合工具對(duì)FFT處理器進(jìn)行了邏輯綜合。處理器可工作在200MHz頻率下。在初始狀態(tài)下完成1024點(diǎn)的FFT運(yùn)算,從輸入第一個(gè)數(shù)據(jù)到輸出最后一個(gè)計(jì)算結(jié)果需要3092個(gè)時(shí)鐘周期,200MHz頻率下所需時(shí)間為15.46μs;在正常流水工作狀態(tài)

4、下完成一個(gè)1024點(diǎn)FFT運(yùn)算需要1024個(gè)時(shí)鐘周期,所需時(shí)間為5.12μs。
　　在SMIC CMOS0.13um標(biāo)準(zhǔn)工藝庫下,采用SoC Encounter工具完成了物理實(shí)現(xiàn)。采用展平式物理設(shè)計(jì)方法,流水級(jí)宏模塊按照數(shù)據(jù)流圖的順序進(jìn)行放置,級(jí)內(nèi)采用就近原則放置。先采用時(shí)序驅(qū)動(dòng)自動(dòng)布局,然后執(zhí)行幾次時(shí)序和擁塞兼顧的布局優(yōu)化操作。采用插入天線二極管和跳層布線的方法來修復(fù)深亞微米尺寸下的天線問題。處理器核的功耗值為536mW,核面積