基于FPGA的千兆網(wǎng)絡(luò)安全通信研究與實現(xiàn).pdf

1、計算機技術(shù)的發(fā)展，帶來的是各種數(shù)據(jù)量的暴增，而大量數(shù)據(jù)如何進行穩(wěn)定快速并且安全的傳輸已經(jīng)成為了當(dāng)今研究的熱點。伴隨著各種嵌入式技術(shù)的發(fā)展，安全千兆以太網(wǎng)的設(shè)計形式也多種多樣。從最簡單的單片機，到需要較復(fù)雜的嵌入式軟件編程的 ARM處理器，再到基于硬件邏輯的 FPGA，都可以實現(xiàn)安全的千兆以太網(wǎng)功能。在一系列的實現(xiàn)方式中， FPGA由于其集成度高、并行性設(shè)計、設(shè)計靈活性等特點在小型化設(shè)備的設(shè)計中有獨特的優(yōu)勢。
　　論文介紹了一種基于

2、FPGA的安全千兆以太網(wǎng)的設(shè)計方法。采用軟硬件協(xié)同的設(shè)計方式，利用FPGA邏輯設(shè)計完成安全千兆以太網(wǎng)的硬件平臺搭建，并結(jié)合FPGA嵌入式軟件部分，最終實現(xiàn)數(shù)據(jù)的加密傳輸。文中首先介紹了設(shè)計中所使用到的技術(shù)理論基礎(chǔ)，包括FPGA的內(nèi)部結(jié)構(gòu)特點、AES算法的實現(xiàn)基礎(chǔ)和具體結(jié)構(gòu)以及所使用到的精簡TCP/IP協(xié)議棧模型。并且對所使用到的MAC控制器和PHY芯片進行了深入的研究。在此基礎(chǔ)上，設(shè)計了基于MAC控制器的自定義數(shù)據(jù)鏈路層IP核，采用自定

3、義異步AXI-FIFO的方式保證在跨時鐘域傳輸?shù)倪^程中，數(shù)據(jù)的完整性和可靠性。為了保證數(shù)據(jù)的安全性，系統(tǒng)中采用自定義 AES算法 IP核。為了保證AES算法加解密的密鑰安全性，結(jié)合FPGA硬件設(shè)計的特點，使用振蕩器產(chǎn)生真隨機數(shù)作為加解密密鑰；為了節(jié)省FPGA的邏輯資源，采用模塊復(fù)用的方式，將AES加密與解密模塊進行了統(tǒng)一的處理。在完成關(guān)鍵硬件模塊設(shè)計的基礎(chǔ)上，對 LWIP的源碼進行移植，并且針對設(shè)計需要，對底層網(wǎng)絡(luò)接口相關(guān)代碼進行了重新

4、的設(shè)計。在應(yīng)用層，設(shè)計實現(xiàn)自定義的數(shù)據(jù)接收與發(fā)送函數(shù)，并對接收到的數(shù)據(jù)打印校驗。最后，為了系統(tǒng)調(diào)試方便，先對硬件模塊進行模塊化測試，針對自定義IP核測試時，通過設(shè)計TestBech測試用例，自定義產(chǎn)生所要發(fā)送的數(shù)據(jù)。自定義 IP核測試成功之后，再進行系統(tǒng)的板級測試。通過板級測試，證明本文所設(shè)計的千兆以太網(wǎng)可以實現(xiàn)數(shù)據(jù)的加密傳輸；通過分析FPGA內(nèi)部的資源損耗情況，可以得到該設(shè)計沒有使用到任何特殊的嵌入式IP核，并且明顯的減少了FPGA內(nèi)