基于無關位的測試壓縮研究.pdf_第1頁
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文檔簡介

1、隨著集成電路的迅猛發(fā)展，工藝技術愈加完善，片上系統（SystemonaChip，SoC）得到十足發(fā)展。SoC以其較小的面積集成了強大的電路功能，滿足了對市場化的需求，降低了芯片生產成本，但同時也對芯片測試工作提出了更高要求。SoC能夠集成的IP核越來越多，隨之帶來了激增的測試數據量和高昂的測試成本，給自動測試設備ATE的存儲器帶來了巨大壓力，如何有效減少測試數據量已經成為集成電路測試研究熱點之一。
　　本文主要對測試壓縮技術進行了

2、相關研究，重點在無關位處理方式上對編碼壓縮的影響，研究如何減少SoC的測試數據、降低測試移動功耗。通過兩類編碼方法壓縮測試數據：針對傳統的FDR編碼，為了增加0游程長度，首先按列填充無關位，然后運用螞蟻算法進行向量排序，這樣處理后能使向量差分效果更佳。變游程編碼同時考慮測試數據中的0和1游程，提出了一種優(yōu)化游程長度的無關位填充方法，使壓縮后的數據位數更少，同時減少了測試功耗，并設計了對應的解碼電路。
　　在以ISCAS’89標準電

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