多通道時鐘交織SAR ADC的研究與設計.pdf

1、高速中高精度的多通道時鐘交織ADC應用非常廣泛，如硬盤數(shù)據(jù)讀取通道、數(shù)字示波器、光信號通信以及串行收發(fā)機等，并且隨著接收機中多模工作形式的發(fā)展以及ADC不斷靠近天線、信號帶寬不斷增大的趨勢，多通道時鐘交織ADC已成為集成電路設計領域的一個研究熱點。
　　本論文對多通道時鐘交織ADC的研究主要集中在兩個方面:多通道間時序校正算法以及單通道SARADC的設計。解決通道間時鐘偏差對信噪比的影響是多通道時鐘交織ADC的關鍵技術。
　

2、　本論文針對通道間采樣時鐘偏差，結合了現(xiàn)有兩種校正算法的優(yōu)勢，提出了一種最小過零點數(shù)的校正算法，并系統(tǒng)建模仿真驗證。在逐次逼近模數(shù)轉換器部分，本論文采用了適合于高速、低功耗、中高精度應用的逐次逼近型結構。并對其三個主要模塊:DAC、比較器和SAR邏輯電路分別進行了分析和設計，對于DAC電容陣列，重點推導了單位電容失配以及極板寄生電容對DNL和INL的影響，并通過行為級建模仿真對推導進行了驗證。對于高速電壓比較器，重點推導了MOS管差分不

3、匹配帶來的輸入失調，引入了由比較器、失調補償電流源、邏輯單元和電荷泵組成的前臺失調校準技術消除失調，同時引入了預放大器對回踢噪聲進行隔離。
　　對最小過零點數(shù)算法進行系統(tǒng)建模仿真，1GS/s采樣速率，每個通道隨機輸入在[-127ps，127ps]范圍內的時鐘偏差，調整步長為1ps，輸入信號頻率為19.0773MHz時，校正前由時鐘偏差引入的周期性頻譜分量使ENOB以及SNR分別下降至6.41bit和40.3dB。當以最小過零點數(shù)算

4、法校正后，分別改善為49.02dB和7.84bit。當輸入信號頻率為419.6205MHz時，ENOB以及SNR分別下降至2.3bit和15.3dB，校正后分別改善為49dB和7.83bit。
　　在SMIC0.13uM工藝下，仿真結果表明，單通道SARADC在低頻輸入信號時，SNDR為50.3dB，SFDR為63.3dB。而當高頻輸入信號時，SNDR為48.1dB，SFDR為58dB。整體功耗為5.86mW。而測試結果也驗證了芯