片上高性能互連結構設計.pdf_第1頁
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文檔簡介

1、高速數(shù)據(jù)傳輸對互連設計提出了更高的要求和挑戰(zhàn)。而傳統(tǒng)RC互連已經無法滿足GHz下片上數(shù)據(jù)通信的高速、低功耗要求。而高速信號收發(fā)帶來的諸如反射,串擾,碼間干擾,損耗等信號完整性問題嚴重制約著芯片性能的提高。傳輸線技術的應用為解決這些設計瓶頸提供了新的可行方案。因此,研究高速片上互連設計是十分必要的。
　　本文針對共面差分的互連結構,建立了同時考慮耦合電容和電感效應RLC傳輸線模型,并根據(jù)納米工藝下的實際互連結構,提取了考慮集膚效應的

2、互連寄生和耦合參數(shù)。在此模型的基礎上推導了能用于納米工藝下 SoC中共面差分傳輸線的損耗公式,并給出了損耗隨互連尺寸的變化關系。該模型與180nm CMOS工藝下流片結果和65nm COMS工藝下 HFSS仿真結果相比誤差分別只有6.48％、4.24%。本文也介紹了互連結構的抗串擾設計。在互連收發(fā)器方面,本文設計了預加重發(fā)送器和時域均衡的接收器。為了進一步改善接收質量,文章通過最小均方根算法完成了數(shù)字接收器的自適應設計。仿真結果表明,本

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